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嵌入式系统应用开发实验（一）

2023-05-16

文章目录

  • 一、设计半加器
  • 二、半加器组成全加器
  • 三、烧录进硬件

实验目的：通过1位全加器的详细设计，掌握原理图输入以及Verilog的两种设计方法。
软件基于quartusII 13.0版本，开发板基于Intel DE2-115。
1位全加器可以用两个半加器及一个或门连接而成， 因此需要先完成半加器的设计。
下面将给出使用原理图输入的方法进行底层元件设计和层次化设计的主要步骤。

一、设计半加器

新建工程
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选择芯片，完成创建
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新建一个原理图文件
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寻找输入输出元件和与门、或非、输出端，连接成如下的电路
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在完成原理图后，不要忘了保存
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保存后编译
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编译无误后，将它保存为一个元件
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新建一个波形文件
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创建波形图
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点击List获得输入输出端
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然后在无高电平的波形图上添加高电平
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点击Run Functional Simulation进行仿真
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结果
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二、半加器组成全加器

同样步骤的创建原理图
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这时在元件库里可以找到上面保存的半加器
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将它们组合成全加器
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编译
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将全加器的文件设置成顶层文件
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一样的创建波形图，设置输入进行模拟
可以看出他符合一位全加器的特性
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三、烧录进硬件

再次确认设备与自己的设备相同
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设置针脚
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按如下配置针脚
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设置好针脚以后，再进行一次编译
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最后按下图的步骤进行下载到硬件上
缺失USB-Blaster驱动的解决方案参考这里
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点击Start开始
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进度条走完就可以了
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硬件效果
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