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前言:
现代数字电路少不了时钟,时钟是时序电路的心跳,没有时钟,时序电路就无法工作,但是不同功能的时序电路,其所需要的时钟频率是不同的,不太可能为所有不同的时序电路准备不同的物理晶振,这时候,就需要一种机制,能够为FPGA内部的硬件电路产生各种频率的时钟。
有两种方式来产生所需要频率的时钟:(1)通过FPGA外部的、独立的PLL锁相环芯片生成所需要的时钟;(2)通过FPGA内部的PLL锁相环IP核生成FPGA内部逻辑所需要的时钟;本文介绍的是第二种方法,因为FPGA常见已经提供了标准的PLL锁相环IP核,当然,如果使用FPGA 锁相环IP核,自然会消耗FPGA内部的门电路。
第1章 PLL锁相环的通用原理
1.1 PLL的概念