一、为什么USB的特性阻抗为90欧姆？
USB设备具有简单易用、支持热插拔、速度快等特点，很快被广泛应用于个人电脑和移动设备等信息通讯产品，并扩展至摄影器材、数字电视（机顶盒）、游戏机等其它相关领域。可以说USB是目前最为成功的I/O技术，而且随着目前USB4标准的发布，USB接口的应用范围必然更加的广泛。不过为什么USB的特性阻抗是90欧姆，而不是同轴线的50欧姆，75欧姆或者HDMI，Displayport的100欧姆呢？
①首先了解下什么是特性阻抗
特征阻抗是对于交流信号(或者说高频信号)来说的。特征阻抗属于长线传输中的一个概念，信号在传输线中传输的过程中，在信号到达的一个点，传输线和参考平面之间会形成电场，由于电场的存在，会产生一个瞬间的小电流，这个小电流在传输线中的每一点都存在。同时信号也存在一定的电压，这样在信号传输过程中，传输线的每一点就会等效成一个电阻，这个电阻就是我们提到的传输线的特征阻抗。
②特性阻抗(ρ)的连续性基本上就取决于分布参数 L0、C0 比值的稳定性，我们都知道欧姆定律：U=RI，其中的 R 就是电阻或者叫电阻负载，单位为欧姆(Ω)。电阻与金属材料的电阻率 (又称导电系数)有关，但在高频信号的传输过程中，我们还需要了解传输高频信号的物理介质(比如双绞线、同轴线、波导)的传输特性，它不同于低频信号，这种传输特性与传输介质的导电材料(例如铜或银) 、导电系数(电阻率)、几何形状(最常见为圆柱形)、分布电感(L0)、分布电容(C0)、绝缘材料(的介电常数)等都有关系，而低频信号传输时则往往不考虑这些分布参数和绝缘材料介电常数的影响。
③为什么要测试特性阻抗
当一束光从空气射向水中时会发生反射，这是因为光和水的光导特性不同。同样，当信号传输中如果传输线上发生特性阻抗突变也会发生反射。波长与频率成反比，低频信号的波长远远大于传输线的长度，因此一般不用考虑反射问题。高频领域，当信号的波长与传输线长出于相同量级时反射的信号易与原信号混叠，影响信号质量。通过阻抗匹配可有效减少、消除高频信号反射，所以我们需要测试特性阻抗，抓取平衡稳定的数值来改善由于反射造成的不良测试现象，所以阻抗稳定就显得非常重要，控制差分信号线的特性阻抗对高速数字信号的完整性是非常重要的，因为特性阻抗的值会影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压等。
④USB阻抗匹配问题：为什么USB的特性阻抗是90欧姆
按照为什么要测试阻抗这里提到，如果需要得到一个合格的阻抗，需要进行阻抗匹配，如果你的USB接口如果要用在传输数据，且速度在高速范畴时，需要对PCB上的USB接口数据线进行阻抗匹配，具体可以做90ohm左右的差分阻抗设计，只针对传输数据的一对线；如果速度要求不高，当然不做阻抗也问题不大，但是在高速场合，稳定和速度就有影响了；很多高速信号线上，如特性阻抗为75欧姆的CVBS信号线、特性阻抗为100欧姆的LVDS数据信号线、特性阻抗为90欧姆的USB高速数据线上，在信号传输的过程中，路径的每一步都有相应的瞬态阻抗，如果沿着互联线传输的电信号感到的瞬态阻抗发生变化，那么一部分将继续走下去，而另外一部分将反射后源端。由于各个信号线上所需要的特性阻抗不一致，且信号源的阻抗不匹配。当源内阻小于传输线内阻时将出现振铃，也就是过冲，过载传输线。过大的过冲往往会损坏器件。而如果源内阻大于传输线阻抗时，便会出现欠冲，这会引起电路逻辑处于不确定状态，可能导致误判或信号丢失。
USB信号一般是差分信号，差分信号为一正一负两根trace，两者之间相位差180度，可以抑制共模干扰（同样的一个干扰源，在两根信号上形成同样的干扰波形，最终一正一负正好抵消），还可以提升信号幅度（一正一负，两者的幅度相当于一根线上的幅度的两倍）。差分信号还有紧耦合和松耦合两种方式，松耦合可以在两根线之间铺地来进一步避免两者之间的耦合（串扰），紧耦合时两根线可以贴的很近，不管紧耦合还是松耦合，差分信号主要还是靠地平面来做返回路径；例如50欧姆的同轴阻抗，目前大多数射频仪器、IC、零件等都是按50欧来设计的，为搭配50欧姆的仪器、IC、零件等，就需要有50欧姆的连接器、PCB走线、连接线等来连接，从而方可将射频信号以最大功率传送到另一端。另，此处的50欧姆PCB走线，50欧姆是走线的特性阻抗；其实今天定义的USB走90欧姆，其实是协会根据应用设计验证PCB的走线宽度，间距，板材等各种实验的参数，其实我觉得USB其实也可以做100欧姆的，只不过前端实验室最佳的验证数据是90欧姆，所以后面的各种连接器、线缆都只能按90欧姆做，如果我们自己的板卡做成100欧姆或是别的了，信号传输时就会发生反射，如上阻抗匹配的问题就会发生。
二、实例理论演算
假设波长为 b , C = (3 x 10 ^8)米/秒，则有公式fb = C ， f 为频率。
例如RGMII 时钟信号为50MHz，则根据上面的公式可以推导出波长b
b = c / (50M) = 30 / 5 米= 6米。所以超过 6米x 0.1 = 60cm 时需要添加反射电阻
由此可见，理论上应该只要不是板特别大，或者信号频率特别高，应该就不需要什么反射电阻，低频的信号基本可以不考虑。
三、USB串阻问题
①USB的高速模式和低速/全速使用不同的驱动器
USB使用差分特性阻抗为90ohm的线，USB全速模式下驱动器的输出阻抗和输入阻抗一般不为45ohm，信号会发生反射造成信号质量下降，需要对电路进行匹配来减小信号的反射；常用的匹配方式有：串联匹配、并联匹配、戴维南匹配等。
USB全速驱动器的输出阻抗一般比较小，若输出阻抗<特性阻抗则可以通过串联电阻来实现匹配，E330使用iMX258处理器，其全速Host的输出阻抗Rs厂家预计为10ohm，而USB线的差分特性阻抗为90ohm，所以要实现驱动器和USB线的阻抗匹配必须在USB D+和D-上串联电阻，串联电阻的要求为Rs 10Ω+R串=USB线特性阻抗90Ω；当阻抗>特性阻抗时则要通过并联电阻来实现匹配。
②而USB高速模式内置45欧姆电阻，其内部结构如下图所示：
在低速和全速模式下是电压驱动的，驱动电压为3.3V，但在高速模式下是电流驱动的，驱动电流为17.78mA。
③Host和device的D+和D-都有45ohm的电阻端接到地，所以每根线的并联电阻为22.5ohm，17.78x22.5=400mV，所以高速模式下的差分幅度为800mV (这时匹配电阻为0)，但是匹配电阻选择10ohm，22ohm和33ohm时我们可以计算出单端信号的幅度如下图：
④由此可得高速模式下加入匹配电阻会使信号幅度下降，使信号质量变差，加入匹配电阻后的眼图分别如下：
10ohm
22ohm
33ohm
四、USB 线上的串联电阻的网络总结
①A问:看原理图时，经常看到串一些小电阻，如22欧姆，但是也不是一定串。同样场合有的串，有的不串。请哪位高人指点一下吧?
B答:如果是高速信号线上串小电阻，那就应该是终端阻抗匹配。如果是GPIO口上串了小电阻，很可能是抗小能量电压脉冲的。
简单的例子：一个串口通讯的提示信号，当接上串口时，因为瞬间的插拔产生了一个很窄的电压脉冲，如果这个脉冲直接打到GPIO口，很可能打坏芯片，但是串了一个小电阻，很容易把能力给消耗掉。如果脉冲是5mA 5.1V，那么过了30ohm后就是5v左右了…(这里我不是很理解了,如果脉冲是1KV,如何?这个小电阻能行么?望高手指点.)
B继续:严格来讲，当高速电路中，信号在传输介质上的传输时间大于信号上升沿或者下降沿的1/4时，该传输介质就需要阻抗匹配。
一般当PCB走线的长度大于其传输信号的波长的1/10时，我们就就需要考虑阻抗匹配。(也不懂,不过听说过,应该是电磁学里面讲的,我没学电磁学…以后学习)
100MHz以上的高速数字电路就可以考虑阻抗匹配了
C答:主要是基于阻抗匹配方面的考虑,以达到时序统一,延迟时间,走线电容等不会超过范围!原因在于LAYOUT时可能走线方面不是很匹配!
D答:阻抗匹配 信号的传输速率大于信号上升的1/4时 就需要阻抗防止电压脉冲对芯片的影响！
E问:再高速信号重经常可以看到再信号线重串小电阻，请问再LAYOUT时应该把它放在CPU端还是放在信号的终端好些呢？看到过一些centrality GPS公版方案中是放在CPU端，但也看到其他的原理图是放在信号的终端，请求理论支持！
F答:一般的做法是在信号源端串小电阻，在信号终端并一个小电阻。在信号源端串一个小电阻，没有公式的理论：一般传输线的特征阻抗为50欧姆左右，而TTL电路输出电阻大概为13欧姆左右，在源端串一个33欧姆的电子，13+33=46大致和50相当，这样就可以抑制从终端反射回来的信号 再次反射。(传输线的特征阻抗,得查查…),在信号接收终端并一个小电阻，没有公式的理论： 若信号接收端的输入阻抗很大，所以并接一个51欧姆的电阻，电阻另一端接参考地，以抑制信号终端反射。信号接收终端串接电阻，从抑制信号反射的角度考虑，只有终端输入的电阻小于50欧姆。但IC设计时，考虑到接收能量，不会将接收端的收入电阻设计得小.。(这个反射,到底是如何理解?能量反射,有了解的朋友解答一下),在信号线上传一个电阻，可能还有一个用途：ESD。如在USB接口上，靠USB PORT端 的D+和D-上串一个小电阻，如10欧姆。就是因为USB PORT端的ESD过不了
G答：一般高速数字信号传输线上会串电阻，目地是解决阻抗匹配问题，阻抗不匹配会导致信号反射，电磁波类似光一样在同一种介质中传播方向和能量不会衰减，但如果光从一种介质发射到另外一种介质的时候会发生反射和折射现象，那么光到达终端的能量会衰减很多吧。同理高速数字信号从源端向终端传输过程中由于连接线或者PCB LAYOUT的原因导致部分阻抗不连续（比如要求传输线阻抗为100欧，但是PCB有的部分是100欧，但是中途打过孔或者线宽发生变化就会引起阻抗的不连续）就会导致信号反射，反射的信号在传输线中又会与原信号叠加，信号被干扰了，终端接收这样的信号解码会出错。USB接口上串的电阻就是此用途，一般来说如果LAYOUT比较好此电阻贴0欧没问题的，而且如果USB只是传输低速信号也不会有问题，阻抗要求也没那么严格。但是如果传输的是高速USB信号且LAYOUT有问题那么串个小电阻可能会解决误码的问题。ESD器件一般都是通过一定的路径或者方式将静电尽可能的导入地或者电源而避免对芯片的影响，所以ESD器件有一端肯定是接地的，而不是串在电路中。
②数字信号线上为什么要加一个33欧姆的电阻呢
一般是做匹配防止信号发射。33欧是个经验值而不是最佳值，具体串阻的选择应满足 驱动器输出阻抗＋串阻＝传输阻抗，一般驱动器输出阻抗是十几欧，PCB的50欧，所以串阻约取33欧。
③谈谈四层板和33欧电阻
选用四层板不仅是电源和地的问题，高速数字电路对走线的阻抗有要求，二层板不好控制阻抗。33欧电阻一般加在驱动器端，也是起阻抗匹配作用的；布线时要先布数据地址线，和需要保证的高速线；
在高频的时候，PCB板上的走线都要看成传输线。传输线有其特征阻抗，学过传输线理论的都知道，当传输线上某处出现阻抗突变(不匹配)时，信号通过 就会发生反射，反射对原信号造成干扰，严重时就会影响电路的正常工作。采用四层板时，通常外层走信号线，中间两层分别为电源和地平面，这样一方面隔离了两个信号层，更重要的是外层的走线与它们所靠近的平面形成称为“微带”(microstrip) 的传输线，它的阻抗比较固定，而且可以计算。对于两层板就比较难以做到这样。这种传输线阻抗主要于走线的宽度、到参考平面的距离、敷铜的厚度以及介电材料的特性有关，有许多现成的公式和程序可供计算。
33欧电阻通常串连放在驱动的一端(其实不一定33欧，从几欧到五、六十欧都有，视电路具体情况) ，其作用是与发送器的输出阻抗串连后与走线的阻抗匹 配，使反射回来(假设解收端阻抗没有匹配) 的信号不会再次反射回去(吸收掉)，这样接收端的信号就不会受到影响。接收端也可以作匹配，例如采用电阻并联，但在数字系统比较少用，因为比较麻烦，而且很多时候是一发多收，如地址总线，不如源端匹配易做。
这里所说的高频，不一定是时钟频率很高的电路，是不是高频不止看频率，更重要是看信号的上升下降时间。通常可以用上升(或下降) 时间估计电路的频率，一般取上升时间倒数的一半，比如如果上升时间是1ns，那么它的倒数是1000MHz，也就是说在设计电路是要按500MHz的频带来考虑。有时候要故意减慢边缘时间，许多高速IC其驱动器的输出斜率是可调的。
参考文章：https://www.docin.com/p-1811029000.html
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