通常情况下，两个同步的reg进行timing check时，组合逻辑的delay必须在一个时钟周期内到达，才能满足setup的时序。但是在某些情况下，从一个寄存器输出到另外一个寄存器的data端需要不止一个cycle的时间，而且又不影响逻辑的功能。我们将这样的path约束为multicycle path。
| set_multicycle_path path_multiplier [-setup|-hold] [-start|-end] -from <StartPoint> -through <ThroughPoint> -to <EndPoint> |
说default值，也就是说什么都不设，这个path\_multiplier对于setup来说是1，hold是0，也就是我们上面单周期的约束情况。我们在设计multicycle的时候，重点就是调整这个path\_multiplier。
-setup和-hold是让你分别来指定setup和hold的多周期值，注意，如果你只设了setup的值而没有设hold的值，那么hold的值也会相应的进行改变
start和end只在不同频率的clock分析中会用到，即launch path的clock和capture path的clock是不同频率，不同频率的时钟也可以是同步电路，即时钟沿是对齐的。另一方面，同一频率的两个clock也可能是异步电路，关键看时钟沿对齐没有。
from/through/to就是指定的timing path的起始。经过和终止的路径，一般在约束特定路径的时候有用。
下图所示为一个3cycle的multicycle path的电路结构图和波形图。
因此，我们可以用下面命令来定义约束：
| create_clock -name CLKM -period 10 [get_ports CLKM] set_multicycle_path 3 -setup -from [get_pins UFF0/Q] -to [get_pins UFF1/D] |
setup检查：
默认情况下，当UFF0/CK作为launch clock时（T=0ns时），在T=10na时UFF1/CK采集到前一级过来的数据。
但是当我们通过以上的命令设置了3个cycle的multicycle path的约束后，launch clk的沿推到了T=30ns。因此，两个寄存器之间那段组合逻辑的delay要求就放松到了近三个时间cycle。这种情况下setup是比较容易满足的。对应的setup检查时序报告如下图：
hold检查：
通常情况下，hold检查的沿应该是在T=20ns时刻（较setup capture edge早一个cycle）。这种hold检查方式，会导致hold可能过度悲观，很难满足hold time的要求。
因此，我们需要像单cycle check的情况一样，即hold检查的沿应该和launch clk的edge一致（T=0时刻）。这样hold time check比较容易满足。命令如下：
| set_multicycle_path 2 -hold -from [get_pins UFF0/Q] -to [get_pins UFF1/D] |
这里的数字2是将默认的hold check edge往前推两个时钟周期，即从原来的T=20ns时刻往前移到T=0ns时刻。对应的hold时序检查报告如下图所示。
因此。在我们给设计写约束文件时（定义multicycle path时），需要同时定义如下命令：
| set_multicycle_path N -setup -from [get_pins UFF0/Q] -to [get_pins UFF1/D] set_multicycle_path N-1 -hold -from [get_pins UFF0/Q] -to [get_pins UFF1/D] |
如果只定义了-setup 3而没有定义-hold时，工具hold时，工具hold check时，默认的clock edge为capture edge（setup timing check时）前一个cycle的那个edge。
不同频率的clock的设计，先看从慢时钟到快时钟，假设慢时钟是快时钟的3分频。默认情况下，如果不设multicycle path，setup/hold是这样分析的。
setup就是下一个沿，hold就是对齐那个沿，如果就是用multucycle path写出来。
| set_multicycle_path 1 -setup -end -from CLK1 -to CLK2 set_multicycle_path 0 -hold -start -from CLK1 -to CLK2 |
这里-end和start的用法。-end是指capture flop的clock。start是指launch flop的clock。默认的，setup是对end，也就是上面clk2的1个周期之后，而-hold是对start，也就是clk1的0时刻的上升沿。在调整周期数的时候一定要分清针对哪一个clk来调整。
setup要变成clk2的两个周期，所以约束写成：
| set_multicycle_path 2 -setup -end -from CLK1 -to CLK2 |
如果不写hold的约束，那么hold会自动根据setup调整。
想要这样的约束还需要调整hold，要根据CLK2的周期来调整，要加end选项。
| set_multicycle_path 2 -setup -end -from CLK1 -to CLK2 set_multicycle_path 1 -hold -end -from CLK1 -to CLK2 |
hold默认的是start clock，如果写成下面命令，实际上是相对于CLK1移了一个周期。
| set_multicycle_path 1 -hold -from CLK1 -to CLK2 |
那么实际check就会变成
从慢时钟到快时钟的写法，以3分频为例。
先看默认的check是什么
要把hold的沿对齐，就要用下面的约束。
| set_multicycle_path 2 -setup -start -from CLK1 -to CLK2 set_multicycle_path 1 -hold -start -from CLK1 -to CLK2 |
