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并行通信：数据的各个位用多条数据线同时传输。传输速度快，占用引脚多
串行通信：数据分成一位一位的形式在一条传输线上逐个传输。传输速度慢，占用引脚少。
同步通信：带时钟同步信号的数据传输，接收方和发送方在同一时钟的控制下，同步传输。
异步通信：不带时钟同步信号的数据传输，接收方和发送方各自使用各自的时钟控制接受和发送。要约定好传输速率。
单工：数据只能沿一个方向传输
半双工：数据传输能沿两个方向传输，但需要分时进行
全双工：数据可以同时双向传输（两条信号线）
UART（通用异步收发器），两条信号线。
| 发送时 | 并行数据→串行数据 |
| 接收时 | 串行数据→并行数据 |
理解：
协议层：通信协议（包括数据格式、传输速率等）
物理层：接口类型、电平标准等
协议层：
空闲状态下：高电平
起始位（低电平）表示一帧数据的开始，接收方准备接收数据
数据位：可以为5、6、7、8位，8位最常用
校验位：用来检验数据在传输过程中是否出错。
奇校验：发送方需要保证数据位和检验位中1的个数为奇数。（数据位中0101101，则校验位为1，满足五个1），接收方进行检测。
偶校验：发送方需要保证数据位和检验位中1的个数为偶数。（数据位中0101101，则校验位为0，满足四个1），接收方进行检测。
停止位：可以为1、1.5、2位（保持1、1.5、2个时钟周期的高电平），表示一帧数据的结束。之后数据线回到空闲状态。
用波特率表示。波特率：每秒钟传输二进制数据的位数（bit），单位bps（位/秒），常用波特率：9600、19200、38400、57600、115200
物理层：
RS232：
点对点：A~B；
单端传输（信号线+地线，两线差值作为传输数据）；
最大传输距离15m
RS422：
差分传输（两条极性相反的信号线，A+、A-，两线差值作为传输数据，受到干扰为共模干扰，减法运算被抵消，故抗干扰能力强）；
点对多：一个主设备和多个从设备（A~b，A~c）
1200m传输距离
RS485：
分时进行；
多点双向通信：一个主设备和多个从设备（A~b，A~c，b~c），形成通信网络
常见接口类型DB9
常用pin2、3、5
开发板与上位机通过串口通信，完成数据环回实验
fpga为TTL电平（+3.3、0）需要进行电平转换（-15——+3.3、+15——0）
module uart_send(
input sys_clk, //系统时钟
input sys_rst_n, //系统复位，低电平有效
input uart_en, //发送使能信号
input [7:0] uart_din, //待发送数据
output reg uart_txd //UART发送端口
);
//parameter define
parameter CLK_FREQ = 50000000; //系统时钟频率
parameter UART_BPS = 9600; //串口波特率
localparam BPS_CNT = CLK_FREQ/UART_BPS; //为得到指定波特率，对系统时钟计数BPS_CNT次
//reg define
reg uart_en_d0;
reg uart_en_d1;
reg [15:0] clk_cnt; //系统时钟计数器
reg [ 3:0] tx_cnt; //发送数据计数器
reg tx_flag; //发送过程标志信号
reg [ 7:0] tx_data; //寄存发送数据
//wire define
wire en_flag;
//*****************************************************
//** main code
//*****************************************************
//————————————————————————————————————————————————//
//捕获uart_en上升沿，得到一个时钟周期的脉冲信号
assign en_flag = (~uart_en_d1) & uart_en_d0;
//对发送使能信号uart_en延迟两个时钟周期
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
uart_en_d0 <= 1'b0;
uart_en_d1 <= 1'b0;
end
else begin
uart_en_d0 <= uart_en;
uart_en_d1 <= uart_en_d0;
end
end
//————————————————————————————————————————————————//
//当脉冲信号en_flag到达时,寄存待发送的数据，并进入发送过程
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
tx_flag <= 1'b0;
tx_data <= 8'd0;
end
else if (en_flag) begin //检测到发送使能上升沿
tx_flag <= 1'b1; //进入发送过程，标志位tx_flag拉高
tx_data <= uart_din; //寄存待发送的数据
end
else
if ((tx_cnt == 4'd9)&&(clk_cnt == BPS_CNT/2))
begin //计数到停止位中间时，停止发送过程
tx_flag <= 1'b0; //发送过程结束，标志位tx_flag拉低
tx_data <= 8'd0;
end
else begin
tx_flag <= tx_flag;
tx_data <= tx_data;
end
end
//————————————————————————————————————————————————//
//进入发送过程后，启动系统时钟计数器与发送数据计数器
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
clk_cnt <= 16'd0;
tx_cnt <= 4'd0;
end
else if (tx_flag) begin //处于发送过程
if (clk_cnt < BPS_CNT - 1) begin
clk_cnt <= clk_cnt + 1'b1;
tx_cnt <= tx_cnt;
end
else begin
clk_cnt <= 16'd0; //对系统时钟计数达一个波特率周期后清零
tx_cnt <= tx_cnt + 1'b1; //此时发送数据计数器加1
end
end
else begin //发送过程结束
clk_cnt <= 16'd0;
tx_cnt <= 4'd0;
end
end
//————————————————————————————————————————————————//
//实现并串转换
//根据发送数据计数器来给uart发送端口赋值
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
uart_txd <= 1'b1;
else if (tx_flag)
case(tx_cnt)
4'd0: uart_txd <= 1'b0; //起始位，一个波特率周期的低电平
4'd1: uart_txd <= tx_data[0]; //数据位最低位
4'd2: uart_txd <= tx_data[1];
4'd3: uart_txd <= tx_data[2];
4'd4: uart_txd <= tx_data[3];
4'd5: uart_txd <= tx_data[4];
4'd6: uart_txd <= tx_data[5];
4'd7: uart_txd <= tx_data[6];
4'd8: uart_txd <= tx_data[7]; //数据位最高位
4'd9: uart_txd <= 1'b1; //停止位
default: ;
endcase
else
uart_txd <= 1'b1; //空闲时发送端口为高电平
end
endmodule module uart_recv(
input sys_clk, //系统时钟
input sys_rst_n, //系统复位，低电平有效
input uart_rxd, //UART接收端口
output reg uart_done, //接收一帧数据完成标志信号
output reg [7:0] uart_data //接收的数据
);
//parameter define
parameter CLK_FREQ = 50000000; //系统时钟频率
parameter UART_BPS = 9600; //串口波特率
localparam BPS_CNT = CLK_FREQ/UART_BPS; //定义了一个内部变量
//为得到指定波特率，需要对系统时钟计数BPS_CNT次
//reg define
reg uart_rxd_d0;
reg uart_rxd_d1;
reg [15:0] clk_cnt; //系统时钟计数器
reg [ 3:0] rx_cnt; //接收数据计数器，表示当前接收到第几位数据
reg rx_flag; //接收过程标志信号
reg [ 7:0] rxdata; //接收数据寄存器
//wire define
wire start_flag;
//*****************************************************
//** main code
//*****************************************************
//捕获接收端口下降沿(起始位)，得到一个时钟周期的脉冲信号
//————————————————————————————————————————————————
//一个经典的边沿检测程序（下降沿检测）
assign start_flag = uart_rxd_d1 & (~uart_rxd_d0);
//对UART接收端口的数据延迟两个时钟周期
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
uart_rxd_d0 <= 1'b0;
uart_rxd_d1 <= 1'b0;
end
else begin
uart_rxd_d0 <= uart_rxd;
uart_rxd_d1 <= uart_rxd_d0;
end
end
//————————————————————————————————————————————————
//当脉冲信号start_flag到达时，进入接收过程
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
rx_flag <= 1'b0;
else begin
if(start_flag) //检测到起始位
rx_flag <= 1'b1; //进入接收过程，标志位rx_flag拉高
else if((rx_cnt == 4'd9)&&(clk_cnt == BPS_CNT/2))
//rx_cnt = 9表示接收到停止位；clk_cnt = BPS_CNT/2，停止位中间（半个波特率周期）
//这是因为接下来紧接着就是下一帧数据，要提前拉低为下一帧数据的起始位留出时间
rx_flag <= 1'b0; //计数到停止位中间时，接收过程标志信号拉低，停止接收过程
else
rx_flag <= rx_flag;
end
end
//定义两个计数器clk_cnt、rx_cnt;
//进入接收过程后，启动系统时钟计数器与接收数据计数器
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
clk_cnt <= 16'd0;
rx_cnt <= 4'd0;
end
else if ( rx_flag ) begin //处于接收过程
if (clk_cnt < BPS_CNT - 1) begin
clk_cnt <= clk_cnt + 1'b1;
rx_cnt <= rx_cnt;
end
else begin
clk_cnt <= 16'd0; //对系统时钟计数达一个波特率周期后清零
rx_cnt <= rx_cnt + 1'b1; //此时接收数据计数器加1
end
end
else begin //接收过程结束，计数器清零
clk_cnt <= 16'd0;
rx_cnt <= 4'd0;
end
end
//根据接收数据计数器来寄存uart接收端口数据，实现串并转换
always @(posedge sys_clk or negedge sys_rst_n) begin
if ( !sys_rst_n)
rxdata <= 8'd0;
else if(rx_flag) //系统处于接收过程
if (clk_cnt == BPS_CNT/2) begin //判断系统时钟计数器计数到数据位中间，此时数据线最稳定，采集到的数据最准确
case ( rx_cnt ) //UART通信协议先发送低位
4'd1 : rxdata[0] <= uart_rxd_d1; //寄存数据位最低位
4'd2 : rxdata[1] <= uart_rxd_d1;
4'd3 : rxdata[2] <= uart_rxd_d1;
4'd4 : rxdata[3] <= uart_rxd_d1;
4'd5 : rxdata[4] <= uart_rxd_d1;
4'd6 : rxdata[5] <= uart_rxd_d1;
4'd7 : rxdata[6] <= uart_rxd_d1;
4'd8 : rxdata[7] <= uart_rxd_d1; //寄存数据位最高位
default:;
endcase
end
else
rxdata <= rxdata;
else
rxdata <= 8'd0;
end
//数据接收完毕后给出标志信号并寄存输出接收到的数据
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
uart_data <= 8'd0;
uart_done <= 1'b0;
end
else if(rx_cnt == 4'd9) begin //接收数据计数器计数到停止位时
uart_data <= rxdata; //寄存输出接收到的数据
uart_done <= 1'b1; //并将接收完成标志位拉高
end
else begin
uart_data <= 8'd0;
uart_done <= 1'b0;
end
end
endmodule module uart(
input sys_clk, //外部50M时钟
input sys_rst_n, //外部复位信号，低有效
//uart接口
input uart_rxd, //UART接收端口
output uart_txd //UART发送端口
);
//parameter define
parameter CLK_FREQ = 50000000; //定义系统时钟频率
parameter UART_BPS = 115200; //定义串口波特率
//wire define
wire uart_en_w; //UART发送使能
wire [7:0] uart_data_w; //UART发送数据
wire clk_1m_w; //1MHz时钟，用于Signaltap调试
//*****************************************************
//** main code
//*****************************************************
uart_div u_pll( //时钟分频模块，用于调试
.inclk0 (sys_clk),
.c0 (clk_1m_w)
);
uart_recv #( //串口接收模块
.CLK_FREQ (CLK_FREQ), //设置系统时钟频率
.UART_BPS (UART_BPS)) //设置串口接收波特率
u_uart_recv(
.sys_clk (sys_clk),
.sys_rst_n (sys_rst_n),
.uart_rxd (uart_rxd),
.uart_done (uart_en_w),
.uart_data (uart_data_w)
);
uart_send #( //串口发送模块
.CLK_FREQ (CLK_FREQ), //设置系统时钟频率
.UART_BPS (UART_BPS)) //设置串口发送波特率
u_uart_send(
.sys_clk (sys_clk),
.sys_rst_n (sys_rst_n),
.uart_en (uart_en_w),
.uart_din (uart_data_w),
.uart_txd (uart_txd)
);
endmodule 
边沿检测：
https://blog.csdn.net/m0_49372475/article/details/119045967?spm=1001.2014.3001.5502
代码来自正点原子