在非时钟信号上使用上升沿是不好的做法吗？还有其他选择吗？

我正在研究 VHDL 设计并且它可以工作，但是代码非常丑陋，而且我似乎正在尝试围绕语言的设计来实现我的目标，这一事实让我觉得有些事情是错误的。我对 VHDL 还很陌生，但我已经研究该项目的较小部分近一个月了，所以我有了总体想法。然而，这部分有点复杂。

我需要一个过程，该过程将在信号（END_ADC）的上升沿之后创建一个时钟周期长脉冲（LOAD_PULSE），但直到从该信号（END_ADC）的最新上升沿或下降沿过去4个时钟后才创建一个时钟周期长脉冲（LOAD_PULSE）第二个信号（LVAL）。

为了完成等待期，我构建了一个计时器模块来计算微秒和周期，如下所示：

entity uS_generator is
    generic(
        Frequency       : integer := 66                                     -- Frequency in MHz
    );
    Port ( 
        CLK     : in STD_LOGIC;
        RESET   : in STD_LOGIC;
        T_CNT   : out integer range Frequency downto 1 := 1;
        uS_CNT  : out integer range 65535 downto 0 := 0
    );
end uS_generator;

architecture behavior of uS_generator is

    signal T_CNT_INT        : integer range Frequency downto 1 := 1;        -- Counter for 1 uS
    signal uS_CNT_INT       : integer range 65535 downto 0 := 0;

begin

    COUNT: process(CLK, RESET)
    begin
        if RESET = '1' then
            T_CNT_INT   <= 1;
            uS_CNT_INT  <= 0;
        elsif rising_edge(CLK) then
            if T_CNT_INT = (Frequency - 1) then                             -- Increment one clock early so last rising edge sees one uS elapsed.
                uS_CNT_INT <= uS_CNT_INT + 1;
                T_CNT_INT <= T_CNT_INT + 1;
                if uS_CNT_INT = 65535 then
                    uS_CNT_INT <= 0;
                end if;
            elsif T_CNT_INT = Frequency then
                T_CNT_INT <= 1;
            else
                T_CNT_INT <= T_CNT_INT + 1;
            end if;
        end if;
    end process COUNT;

    T_CNT   <= T_CNT_INT;
    uS_CNT  <= uS_CNT_INT;

end behavior;

我用于设计脉冲生成部分的流程如下：

loadPulseProc: process(PIXEL_CLK, END_ADC, RESET)
begin

    if RESET = '1' then
        PULSE_FLAG <= '0';
        LOAD_PULSE <= '0';
    elsif rising_edge(END_ADC) then
        PULSE_FLAG <= '1';
    end if;

    if rising_edge(PIXEL_CLK) then
        if PULSE_FLAG = '1' and END_ADC = '1' and LVAL <= '0' and ADC_TMR_T >= 4 and LVAL_TMR_T >= 4 then
            LOAD_PULSE <= '1', '0' after PIXEL_CLK_T;
            PULSE_FLAG <= '0';
        end if;
    end if;

end process loadPulseProc;

ADCTimerProc: process(END_ADC, RESET)
begin

    if RESET = '1' then
        ADC_TMR_RST <= '1', '0' after PIXEL_CLK_T/10;
    end if;

    if rising_edge(END_ADC) then
        ADC_TMR_RST <= '1', '0' after PIXEL_CLK_T/10;
    end if;

    if falling_edge(END_ADC) then
        ADC_TMR_RST <= '1', '0' after PIXEL_CLK_T/10;
    end if;

end process ADCTimerProc;

LVALTimerProc: process(LVAL, RESET)
begin

    if RESET = '1' then
        LVAL_TMR_RST <= '1', '0' after PIXEL_CLK_T/10;
    end if;

    if rising_edge(LVAL) then
        LVAL_TMR_RST <= '1', '0' after PIXEL_CLK_T/10;
    end if;

    if falling_edge(LVAL) then
        LVAL_TMR_RST <= '1', '0' after PIXEL_CLK_T/10;
    end if;         

end process LVALTimerProc;

PIXEL_CLK_T 是时钟周期，15.152 ns。

这个设计是有效的，模拟显示它按照我的要求进行，但只有在通过将它们分成真正应该在一起的单独的 if 语句来避免由于使用多个上升沿或下降沿调用而导致的错误之后才发生重大麻烦。据我所读，使用上升沿和下降沿似乎仅保留用于时钟，那么这只是不好的做法吗？如何避免这种行为但仍然创建相同的输出？

Thanks!

Yes, rising_edge()/falling_edge()只能用于时钟信号。虽然它在模拟中工作，但它可能会在综合中引起问题和意外的硬件。

综合工具根据函数的参数推断时钟，并将此类信号/线路放置在 FPGA 中的特殊轨道上（假设您的设计目标是 FPGA）。该工具将进一步推断特殊的时钟缓冲区，并在您的输入时钟引脚不是支持时钟的引脚时发出警告。

引入多个时钟可能会导致异步设计，并使其容易出现交叉时钟故障。

检测信号的上升沿或下降沿是由如下所示的边缘检测电路完成的，该电路将前一个时钟周期中的信号与当前值进行比较。

所需信号：

signal mySignal_d : std_logic := '0'; 
signal mySignal_re : std_logic;

需要的逻辑：

mySignal_d <= mySignal when rising_edge(Clock); 
mySignal_re <= not mySignal_d and mySignal; 

第一行转换为 1 位 D 触发器（您也可以使用进程）。当第二条线产生一个周期选通信号时mySignal由低到高的变化。我在用着*_d指示原始输入的延迟信号和*_re对于上升沿。

生成的信号仍然同步Clock.