始终块中的 Veriloggenerate/genvar

我试图让一个模块通过 ISE 12.4 中的语法检查，但它给了我一个我不明白的错误。首先是代码片段：

parameter ROWBITS = 4;

reg [ROWBITS-1:0] temp;

genvar c;
generate
    always @(posedge sysclk) begin
        for (c = 0; c < ROWBITS; c = c + 1) begin: test
            temp[c] <= 1'b0;
        end
    end
endgenerate

当我尝试语法检查时，收到以下错误消息：

错误：HDLCompiler：731 - “test.v”第 46 行：程序分配给 不允许使用非寄存器 。

我实在不明白为什么要抱怨。 “c”不是电线，而是genvar。这应该等同于完全合法的语法：

reg [3:0] temp;

always @(posedge sysclk) begin
    temp[0] <= 1'b0;
    temp[1] <= 1'b0;
    temp[2] <= 1'b0;
    temp[3] <= 1'b0;
end

请不要评论如何在没有生成的情况下更容易地编写此内容。这是一段更复杂的代码的简化示例，涉及多个 if 和对“temp”的非阻塞赋值。另外，不要只是告诉我有更新版本的 ISE，我已经知道了。奥托，如果你know它已在 ISE 的更高版本中修复，请告诉我您知道哪个版本有效。

您需要反转生成块内的嵌套：

genvar c;
generate
    for (c = 0; c < ROWBITS; c = c + 1) begin: test
        always @(posedge sysclk) begin
            temp[c] <= 1'b0;
        end
    end
endgenerate

从技术上讲，这会生成四个always块：

always @(posedge sysclk) temp[0] <= 1'b0;
always @(posedge sysclk) temp[1] <= 1'b0;
always @(posedge sysclk) temp[2] <= 1'b0;
always @(posedge sysclk) temp[3] <= 1'b0;

在这个简单的示例中，四个always块和包含四个赋值的单个always块之间的行为没有差异，但在其他情况下可能存在差异。

在构建设计的内存中表示（在模拟器的情况下）或映射到逻辑门（在综合工具的情况下）时，需要解决依赖于 genvar 的操作。这always @posedge在设计运行之前没有任何意义。

根据某些限制，您可以在always块中放置for循环，即使对于可合成的代码也是如此。对于合成，循环将展开。然而，在这种情况下，for 循环需要与reg, integer，或类似的。它不能使用genvar，因为在always块中使用for循环描述了在时钟的每个边沿发生的操作，而不是在设计的详细过程中可以静态扩展的操作。