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【验证小白】只有SV+modelsim学验证(4)——想办法合理的结束仿真后,准备好了所有代码
前言 把checker加入到环境中后 环境组件基本就搭建完成了 试着跑了跑出了发现之前的pkt data有一些问题外 还发现仿真结束机制太不合理了 过于简单粗暴 于是把结束仿真的行为梳理一下 做的更合理一些 参考了VMM的思路 做一个漏洞百
芯片前端验证
Systemverilog