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关于Verilog中begin···end语句执行顺序
Verilog中分阻塞赋值和非阻塞赋值两种 xff0c 组合逻辑多用阻塞赋值 xff0c 此时使用begin end语句 xff0c 将一条执行完再执行下一句 xff0c 即顺序执行 而时序逻辑多是并行执行 xff0c 多用非阻塞赋值 xf
verilog
BEGIN
END
语句执行顺序