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FPGA——浅谈跨时钟域
本篇文章仅用于个人学习 如有雷同 我抄他的 跨时钟域是每个FPGA初学者都会遇到的问题 跨时钟域分情况有以下几种 单bit跨时钟域 慢时钟域到快时钟域 快时钟域到慢时钟域 多bit跨时钟域 单bit跨时钟域 慢时钟域到快时钟域 首先谈谈单b
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嵌入式硬件
verilog
FIFO
【FPGA】十三、Vivado MIG IP核实现DDR3控制器(1)
文章目录 前言 一 DDR3基础知识 二 MIG IP核的配置 三 DDR3 IP核用户端接口时序 1 DDR3 IP核接口说明 2 DDR3 IP核读写时序 写命令时序 写数据时序 读数据时序 总结 前言 我们在进行FPGA开发应用当中
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fpga开发
人工智能
同步FIFO的verilog实现(2)——高位扩展法
一 前言 在之前的文章中 我们介绍了同步FIFO的verilog的一种实现方法 计数法 其核心在于 在同步FIFO中 我们可以很容易的使用计数来判断FIFO中还剩下多少可读的数据 从而可以判断空 满 关于计数法实现同步FIFO的详细内容 请
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FPGA
fpga开发
FIFO
verilog
【FPGA】五、蜂鸣器播放音乐
文章目录 前言 一 蜂鸣器简介 二 音频音符简介 三 任务要求 四 程序设计 1 设计思路 2 程序代码 总结 前言 蜂鸣器 Buzzer 是现代常用的一种电子发声器 主要用于产生声音信号 它是一种一体化结构的电子讯响器 采用直流电压供电
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人工智能
fpga开发
2.4 Verilog HDL语句
语句 1 赋值语句 结构说明语句 阻塞与非阻塞 1 1 赋值语句 1 1 1 连续赋值语句assign 1 1 2 过程赋值语局 和 lt 1 2 结构说明语句 1 2 1 结构说明语句always 1 2 2 结构说明语句initial
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硬件工程
【FPGA】一、FPGA简介
文章目录 一 FPGA 简介 相关名词解释 FPGA基本构造 FPGA开发流程 硬件资源介绍 二 开发工具介绍 VScode Quartus II Vivado ModelSim Visio 总结 一 FPGA 简介 FPGA是Field
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人工智能
fpga开发
FPGA实现“乒乓操作”
一 乒乓操作 概述 1 结构 乒乓操作 是一种常用于数据流控制的处理技巧 可以实现无缝高速数据流缓存 首先 乒乓操作 这个名字本身就很吸引人 其结构一般是由数据选择器和数据缓冲器构成的 数据缓冲模块可以为任何存储模块 比较常用的存储单元为双
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fpga开发
FPGA
乒乓操作
verilog
【FPGA】八、UART串口通信
文章目录 前言 一 UART简介 1 基本概念 2 UART协议 3 波特率简介 二 UART串口回环实验 1 设计思路 2 程序代码 串口接收模块 串口发送模块 串口顶层模块 串口仿真模块 3 仿真验证 总结 前言 在我们进行FPGA设计
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