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文章目录 前言 40 复位电路设计 1 recovery time和removal time 2 同步复位和异步复位 3 异步复位同步释放 本文参考 往期精彩 前言 嗨 今天来学习复位电路设计相关问题 微信关注 FPGA学习者 获取更多精彩
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文章目录 前言 21 FPGA组成三要素 1 CLB 2 可编程内部互联资源 3 可编程输入输出块 22 查找表 LUT 23 锁存器 latch 触发器 24 亚稳态 25 逻辑电平 26 逻辑最小项 总结 往期精彩 前言 本文首发于微信
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文章目录 前言 27 时钟抖动jitter 时钟偏移skew 28 EDA开发工具 29 时序约束 30 DMA 31 乒乓buffer 32 BRAM DRAM 33 设计描述方式 34 延迟设计 35 DDR带宽计算 总结 往期精彩 前
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文章目录 前言 13 对FPGA开发的理解 14 FPGA内部资源 15 跨时钟域处理 单bit信号 1 电平检测 2 边沿检测 3 脉冲同步 对于多bit的异步信号 16 Mealy型 Moore型时序电路 17 有限状态机FSM设计 1
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文章目录 前言 1 什么叫FPGA 2 什么叫数字IC 3 FPGA设计流程 3 1系统规划 3 2RTL输入 3 3行为仿真 功能仿真 3 4逻辑综合 3 5综合后仿真 可选 3 6综合后设计分析 时序及资源 3 7设计实现 包括布局布线
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文章目录 前言 41 关键路径与路径优化 何为关键路径 怎么进行路径优化 1 组合逻辑中插入寄存器 插入流水线 2 寄存器平衡 重定时Retiming 3 操作符平衡 加法树 乘法树 4 消除代码优先级 case代替if else 5 逻辑
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文章目录 前言 19 IC设计流程 1 确定项目需求 2 前端设计 3 RTL 实现 4 功能验证 5 逻辑综合 DFT 6 形式验证 7 静态时序分析 8 后端设计 20 对数字IC设计的理解 总结 往期精彩 前言 本文首发于微信公众号
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文章目录 前言 39 跨时钟域问题 1 从亚稳态入手 2 跨时钟域传输的几种情况 3 单bit信号的跨时钟域传输 3 1单bit信号从慢时钟域到快时钟域传输 3 2单bit信号从快时钟域到慢时钟域传输 脉冲同步器 窄脉冲捕捉电路 下期预告
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文章目录 前言 38 FIFO的深度计算问题 1 情况1 fa gt fb 且在读和写中都没有空闲周期 2 情况2 fa gt fb 两个连续的读写之间有一个时钟周期延迟 3 情况3 fa gt fb 在读和写中都有空闲周期 4 情况4 f
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文章目录 前言 36 异步FIFO的设计 1 先从同步FIFO说起 2 异步FIFO介绍 3 空满判断 4 跨时钟域问题 5 关于格雷码的转换 6 代码实现异步FIFO 7 几点思考 8 写在后面 往期精彩 前言 嗨 来啦 今天学习一个 比
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