芯片开发STA

静态时序分析-Multicycle约束

有时前端在一些关键路径上的设计可能会出现两个时钟周期驱动和采样一拍数据来放松关键路径上的时序这样的设计在STA约束过程中如果不放松会导致Timing违例过大无法收敛此时的Timing由前端逻辑实现保证 STA约束即可释放以

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