大多数简化的时序模型基于以下公式：
D
e
l
a
y
o
f
a
c
e
l
l
=
I
n
t
r
i
n
s
i
c
d
e
l
a
y
+
t
r
a
n
s
i
t
i
o
n
d
e
l
a
y
+
s
l
o
p
e
d
e
l
a
y
\large \color{blue} Delay \ of \ a \ cell = Intrinsic \ delay + transition \ delay + slope \ delay
Delay of a cell=Intrinsic delay+transition delay+slope delay
分别解释如下：
在该模型中，转换延迟被建模为与负载电容成线性比例，而斜率延迟被建模为与驱动波形的转换延迟成线性关系：
t
r
a
n
s
i
t
i
o
n
d
e
l
a
y
=
o
u
t
p
u
t
r
e
s
i
s
t
a
n
c
e
×
l
o
a
d
c
a
p
a
c
i
t
a
n
c
e
s
l
o
p
e
d
e
l
a
y
=
s
l
o
p
e
s
e
n
s
i
t
i
v
i
t
y
×
t
r
a
n
s
i
t
i
o
n
d
e
l
a
y
o
f
i
n
p
u
t
w
a
v
e
f
o
r
m
\large \color{blue} transition \ delay = output \ resistance \times load \ capacitance \\ slope \ delay = slope \ sensitivity \times transition \ delay \ of \ input \ waveform
transition delay=output resistance×load capacitanceslope delay=slope sensitivity×transition delay of input waveform
例如，对于一个反相器来讲：
rising transition delay = rising output resistance × load capacitance
falling transition delay = falling output resistance × load capacitance
rising slope delay = fall slope sensitivity × fall transition delay of input waveform
falling slope delay = rise slope sensitivity × rise transition delay of input wavefor
这里输出电阻（output resistance）被定义为当电压刺激施加到节点上时，电流变化相对于电压变化的导数。在 Synopsys 工具使用的线性模型中，输入和输出引脚的每个组合都有一对单独的上升和下降电阻值。即使对于同一个输出引脚，电阻也可能因哪个输入引脚触发输出转换而不同。同样，intrinsic delay 和 slope sensitivities 也会因不同时序路径的组合而不同。
对于时序单元，不仅需要确定延迟，还需要一些时间约束，例如：
其中最重要的是建立时间。建立时间定义为在有效的锁存时钟边沿到来之前输入信号不再发生变化（已经是期望的输入值）的最小时间要求。
下图是一个上升沿触发的Flip-Flop的建立时间示意图：
对于一个高电平有效的锁存器（Latch）建立时间示意图如下：
保持时间（hold time）是指在时钟有效沿之后，数据输入端信号必须保持稳定的最短时间，确保新数据不会在触发器稳定输出初始数据之前过早到达D端而覆盖其初始数据。
功耗计算工具（用于测量动态功耗）和延迟（速度）计算工具都要用到输入电容（Input capacitance）值。电容与电容器两端的电压和积累的电荷有关：
C
=
Q
/
V
=
I
∆
t
/
V
\large \color{blue} C = Q/V = I ∆t/V
C=Q/V=I∆t/V
对于逻辑单元输入引脚的输入电容，可以通过向输入引脚施加激励（0V 到 VDD 上升脉冲或 VDD 到 0V下降脉冲），然后测量流入（或流出）引脚的电荷量来实现。流入引脚的电荷量取决于其他输入和输出的状态。一个精确的模型可能是通过模拟所有可能的情况来提供三种情况，最好的、平均的和最差的。
前面介绍的线性延迟模型在亚微米工艺下就不太准确了，因此目前大多数 lib 库使用更复杂的模型，例如非线性延迟模型（non-linear delay model）。
nldm（non linear delay model）是最早引入的单元延时表征技术。在65nm以及之前，一直是一种可靠的迅速得到单元延时的方法。
nldm包括 nldm driver model 和 nldm receiver model
nldm 表征的是单元的输入到输出的 delay 值以及输出的 transition time。
对于电压波形，nldm 是通过三个点进行取样。三个点分别为 delay threshold，transition threshold （upper & lower）。一个 delay threshold 指的是电压到 50% VDD的位置。而 transition threshold，取值可能有所不同，有的用的是30% 70%，有的是20% 80% 。如果.lib用的组合不同，工具会自动进行换算。
在.lib文件中，nldm 是一个二维查找表。这个查找表的两个 index 分别代表的是 input transition，output load，如图所示。
lib 文件中的延时模型模板：
lu_table_template(delay_template_3x3) {
variable_1 : input_net_transition;
variable_2 :total_output_net_capacitance;
index_1 ("1000, 1001,1002");
index_2 ("1000, 1001,1002");
}/* The input transition and the output capacitance can be in either order,
that is, variable_1 can be the output capacitance.
However, these designations are usually consistent across all templates in a library. */
上面的查找表模板指定表中的第一个行索引变量是input transition time，第二个列索引变量是output capacitance。索引值（1000, 1001, 1002）只是模板，会被实际索引值覆盖。
实际如下：
pin(OUT) {
max_transition : 1.0;
timing() {
related_pin : "INP1";
timing_sense : negative_unate;
cell_rise(delay_template_3x3) {
index_1 ("0.1, 0.3, 0.7");/* Input transition */
index_2 ("0.16, 0.35,1.43"); /* Output capacitance */
values ( /* 0.16 0.35 1.43 */
/* 0.1 */ "0.0513, 0.1537, 0.5280",
/* 0.3 */ "0.1018, 0.2327, 0.6476",
/* 0.7 */ "0.1334, 0.2973, 0.7252");
}
cell_fall(delay_template_3x3) {
index_1 ("0.1, 0.3, 0.7");/* Input transition */
index_2 ("0.16, 0.35,1.43"); /* Output capacitance */
values ( /* 0.16 0.35 1.43 */
/* 0.1 */ "0.0617, 0.1537, 0.5280",
/* 0.3 */ "0.0918, 0.2027, 0.5676",
/* 0.7 */ "0.1034, 0.2273, 0.6452");
}
在65nm之前，NLDM相对准确。但是随着工艺尺寸的减少。NLDM 模型暴露出如下缺点：
CCS（composite current source）model 很好的解决了NLDM存在的这些问题。
同样，CCS也包括了 CCS driver model 和 CCS receiver model。
CCS deiver model 表征的是流入 load cap 的电流值。其参数同样是输入的 transiton time 以及输出的load。
CCS描述的是一个内部无限的电流源，因此，即使net的电阻非常大的情况，它也可以非常精确。
在.lib中，对应于不用的 input transition 以及 output load，表中的值也不再是一个定值，而是电流的波形。
为了更精确的反应 miller 电容效应。model 中用两个电容 C1 和 C2 来进行描述。在 receiver 的电压波形到达 delay thereshold（50% vdd）之前时，用 C1 的值，而在到达 delay threshold 之后，则采用 C2 值。
与 spice 相比的拟合精度：
从精度上来说，NLDM模型跟SPICE模型的误差在正负5%左右，而CCS模型跟SPICE模型的误差能达到正负2%。
为了提供准确的电流矢量模型，CCS会存储波形，且每个波形存储10个电流值和10个时间值，共20个数字。NLDM对于每个输入转换和输出负载存储2个数字。因此，与NLDM模型相比，CCS模型大小将增加10倍。
CCS lib/db 里，可以同时含 timing/power/noise 信息。CCS lib 里会看到有 ccsn_first_stage /ccsn_last_stage group，分别是最前/后级管子受 noise 的影响。
静态时序分析（Static Timing Analysis，STA）是验证数字集成电路时序是否合格的一种方法。在综合工具（DC/Genus 等）、布局布线工具（ICC2/Innovus 等）、时序分析工具（PrimeTime/Tempus 等）中都嵌入了不同的STA引擎，这些引擎往往在时间和精度方面有一些折衷，但是目的就是以尽量小的误差去模拟物理器件和绕线的SPICE模型，从而更接近芯片生产出来后真实的性能。
为什么需要STA呢，目前的芯片晶体管已经上亿了，如果用 spice 仿真的话计算量非常巨大，仿真时间难以忍受。STA 与时序仿真相比有以下优点:
当然STA也有局限性：
参考：
https://blog.csdn.net/u011075954/article/details/121229023
https://blog.csdn.net/graymount/article/details/106010388
https://blog.csdn.net/u011075954/article/details/121229023