此系列文章为在学校时的笔记总结，主要记录总结Xilinx Vivado工具中的时序约束。
主时钟(primary clock)
主时钟应首先被定义，因为其他时序约束往往以主时钟为参照标准。主时钟的定义往往应定义在输入端口，而不是clock buffer的输出端口。如下图所示：
create_clock -name -period -waveform {} [get_ports ]
虚拟时钟
虚拟时钟并没有连接到任何物理线网。虚拟时钟同样使用create_clock命令定义，但不定义源(get_port)。
虚拟时钟往往用于在下列情景中指定输入输出延迟约束 ：
create_clock -name clk_virt -period 10衍生时钟(generated clock)
衍生时钟是设计中由时钟生成模块(MMCM，PLL等)或用户逻辑所产生的时钟模块。衍生时钟可衍生于主时钟或其他衍生时钟。衍生时钟衍生于其控制时钟(master clock)，在进行约束时，并不是对衍生时钟的周期或波形做约束，而是描述时钟衍生单元如何对控制时钟(master clock)的转换。
控制时钟和主时钟的关系可以是:
简单的时钟分频
简单的时钟倍频
分频与倍频的组合以获取一个非整数的频率变换(通常由MMCM和PLL)完成。
移相或相位反转
占空比转换
上述的组合
create_generated_clock 简单二分频示例： 
create_clock -name clkin -period 10 [get_ports clkin]#1 采用主时钟作为master clockcreate_generated_clock -name clkdiv2 -source [get_ports clkin] -divide_by 2\[get_pins REGA/Q]#2 采用REGA的clock引脚作为源。create_generted_clock -name clkdiv2 -source [get_pins REGA/C] -divide_by 2\[get_pins REGA/Q]#3 使用-edges作为选项create_generated_clock -name clkdiv2 -source [get_pins REGA/C] -edges {1,3,5}对于占空比改变或相移的约束：使用-edge_shift
-edge_shift不能与如下列命令同时使用：-divide_by -multiply_by -invert。
示例：
create_clock -name clkin -period 10 [get_ports clkin]create_generated_clock -name clkshift -source [get_pins mmcm0/CLKIN] -edges{1 2 3}\-edge_shift {2.5 0 2.5} [get_pins mmcm0/CLKOUT]-edge_shift的值可以是正数也可以是负数。
-multiply_by和divide_by可同时使用以产生非整数倍频/分频。
create_generated_clock -name \-source \-multiply_by \-divide_by \create_generated_clock -name clkout -source [get_pins mmcm0/CLKIN] -combinational [get_pins MUX/O]自动衍生时钟
在定义了master_clock后，对于Clock modifying Blocks所输出产生的时钟，VIVADO可以自动进行约束。
对于7系列设备，CMB包含MMCM/PLL，BUFR,PHASER。对于UltraScale系列，CMBS包含MMCM/PLL*,BUFGGT/BUFGCE_DIV,GT*_COMMON/GT*_CHANNEL/IBUFDS_GET3,BITSLICE_CONTROL/RX*_BITSLICE,ISERDESE3。
衍生时钟的重命名：
create_generated_clock -name new_name [-source master_pin] [-master_clock master_clk] source_objectThe auto-derived clocks can be renamed at any time inside the XDC, even after they have been referenced by some timing constraints。
时钟重命名可以在XDC文件中任何地方重命名。
时钟组
默认情况下，vivado分析各时钟下所有的路径(除非制定或使用clock group 或false path约束)。
时钟组约束set_clock_groups将关断指定的时钟组之间的时序分析，但并不关断时钟组内各时钟之间的时钟约束。set_false_path约束是单向的，但set_clock_group时序分析忽略是双向的。
set_clockgroups在至少有两个有效非空时钟组时才有效。可以使用schematic viewer,clock_network_report观察决定哪些时钟不能一块儿分析。
对于异步时钟和不可预测时钟(unexpandable clocks,在1000个内时钟沿无法对齐)，可采用set_clock_groups进行约束(set_clock_groups优先级比常规的时序例外高，若想分析两个异步时钟之间的的一些路径则不应该使用时钟组约束，应只使用timeing_exceptions)。
示例：
主时钟clk0经由MMCM产生usrclk和itfclk。第二个主时钟clk1有GTP恢复产生并由MMCM 产生时钟gtclkrx和gtclktx。
通过-asynchronous创建异步时钟组set_clock_groups -name async_clko_clk1 -asynchronous -group {clk0 usrclk itfclk} \-group {clk gtclkrx,gtclktx}也可通过get_clocks -include_generated_clocks去动态的追踪衍生时钟:set_clock_groups -name async_clk0_clk1 -asynchronous \-group [get_clocks -include_generated_clocks clk0]\-group [get_clocks -include_generated_clocks clk1]排外性时钟组(exclusive clock groups)
有些设计模块中根据工作模式的不同通过BUFGMUX和BUFGCTRL实现多个时钟的切换，这种时钟称为排外性时钟，时钟不会同时存在。可通过-logically_exclusive或-physically_exclusive进行约束。
示例：
MMCM产生时钟clk0,clk1，两者通过一个BUFGMUX产生时钟clkmux驱动整个设计。
默认情况下，vivado会分析clk0和clk1之间的路径，即使两者不会同时存在于设计中。可进行如下约束：
set_clock_groups -name exclusive_clk0_clk1 -physically_exclusive \-group clk0 -group clk1在FPGA中，-logically_exclusive和-physically_exclusive没有差别，仅在ASIC中有区别。
Clock Latency，Jitter,and Uncertainty
片内的时钟延迟由vivado自动计算，可通过set_clock_latency约束片外时钟延时(用于源同步信号中的源时钟)
示例：
# Minimum source latency value for clock sysClk (for both Slow and Fast corners)set_clock_latency -source -early 0.2 [get_clocks sysClk]# Maximum source latency value for clock sysClk (for both Slow and Fast corners)set_clock_latency -source -late 0.5 [get_clocks sysClk]
THE END
似
猿
非
猿
