附录:
- dummy module(或者说stub module),使用
/*autotieoff*/
,可以自动输出tie0
- 信号穿层次,直接
/*autooutput*//*autoinput*/
,会定义不期望的端口名称。利用自定义关键词过滤方式,可以主动筛选需要的端口名称,比如your_prefix开头的名称。/*autoinput("^your_prefix_")*/
- 常用的还有
/*autowire*/
,/*autoinst*/
配合/*autotemplate*/
方法。具体查询verilog-mode官方help文档。
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