（一）半加器
1.逻辑分析
如下图所示，半加器只有两个输入和两个输出
半加器的真值表如下
通过真值表可以得出:S u m = I n 1 ⊕ I n 2 Sum = In1 \oplus In2Sum=In1⊕In2，C o u t = I n 1 & I n 2 Cout = In1 & In2Cout=In1&In2
（二）、全加器
1.逻辑分析
如下图所示，全加器的输入有来自低位的仅为信号
全加器的真值表如下：
通过卡诺图化简可以得出S u m = C i n ′ ( I n 1 ⊕ I n 2 ) + C i n ( I n 1 ⊙ I n 2 ) = C i n ⊕ I n 1 ⊕ I n 2 Sum =Cin’( In1 \oplus In2) + Cin( In1 \odot In2) = Cin \oplus In1 \oplus In2Sum=Cin
′
(In1⊕In2)+Cin(In1⊙In2)=Cin⊕In1⊕In2 ，
C o u t = C i n ( I n 1 ∥ I n 2 ) + ( I n 1 & I n 2 ) Cout = Cin( In1 \parallel In2) +(In1 & In2)Cout=Cin(In1∥In2)+(In1&In2)
创建工程过程
启动 Quartus II 软件，选择File->New Project Wizard，在出现的界面下先Next，填写工程的路径和名称，然后接着Next，直到出现下面界面并进行相应操作。接着一路Next，直到Finish，完成工程的创建。
直接next，之后到达完成界面，这里会看见关于整个工程的一些信息，核对
一下是否正确，然后点击“finish”。
此时界面上会出现顶层文件名和项目名
1.绘制过程实现
首先选择File->New，进入后选择Block Diagram/Schematic File
（2）在编辑窗中调入元件，完成半加器的原理图输入。
选择元件
为了设计半加器，分别调入元件and2，not，xnor和输入输出引脚input和output。并如图用点击拖动的方法连接好电路。
添加输入输出，完成效果
保存文件，并编译
通过tool->Netlist Viewers->RTL Viewer,查看电路图
2.仿真实现
创建一个向量波形文件，选择菜单项 File→New->VWF
添加信号
编辑信号
设置输入波形取值。方法可以是选中某段需要设置数值“1”的波
形，然后在工具栏上点击按钮 ，即可。反之设置“0”
仿真。先保存文件为“half_adder.vwf”，点击工具栏上功能仿真按钮 ，完成后会自动跳出仿真后的文件。如图。从该图中可以分析半加器的逻辑关系是否正确
保存文件并启动功能仿真，出现错误，进行仿真配置，选择tool->launch simulation library complier
功能仿真结果
时序仿真结果
通过仿真结果，可以发现得到的结果与真值表中是相吻合的。
利用半加器元件实现全加器
将设计项目设置为可调用的元件
在打开半加器原理图文件half_adder.bdf的情况下，选择菜中File中的Create/Update→CreateSymbolFilesforCurrentFile项，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待在高层次设计中调用
绘制过程实现
首先选择File->New，进入后选择Block Diagram/Schematic File
添加输入输出，完成效果
保存文件，并编译
通过tool->Netlist Viewers->RTL Viewer,查看电路图
仿真实现
创建一个向量波形文件，选择菜单项 File→New->VWF
添加信号
同上新建，同时命名为full_adder.vwf
编译仿真，结果如下：
硬件绑定及下载测试
查看开发板引脚图，找到相关引脚，将需要使用的引脚，绑定到原理图上对应的输入处
相应找到LED引脚配置为输出
绑定引脚
绑定成功
将连接线的USB端连接到电脑，另一端连接到开发板的USB_blaster端口，打开设备管理器，找到其他设备
右键点击，选择更新驱动程序软件
在自己安装Quartus的文件下找到该文件
安装成功，能够在该处看见
下载测试
把开发板接上电源，USB 接口接电脑。打开电源开关（注意不用下载时请一定关闭开关，以免烧坏板子）。点击软件工具栏上的按钮 ，则出现下载界面。第一次下载需安装硬件。即在下载界面中点击按钮“hardware setup…”，然后在弹出的对话框中选择“USBblaster”，再点击“ok”，则硬件被安装上。
安装好硬件后，在下载的.sof文件后打钩，再点击start，看到100%（successful），下载成功
观察到硬件
由于上次实验课还没来得及上板，所以暂时没有图，后续补上
1.新建工程
同上
2.新建Verilog文件
添加以下内容
module fuladder(a,b,ci,s,co);//考虑进位的加法器模块
// 请在下面添加代码，完成一位全加器功能
/* Begin */
input a,b;
input ci;
output s;
output co;
assign {co,s}=a+b+ci;
/* End */
endmodule
保存文件为fuladder.v
编译不报错。
使用rtl viewer查看硬件电路图
硬件电路图
利用Quartus和modelsim软件能够简化FPGA电路设计以及测试，特别是Verilog语言能够帮助完成底层设计，设计时，我们只关注输入输出之间的关系就可以了。
https://blog.csdn.net/qq_43279579/article/details/115480406