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vivado 导入IP核并生成bit流文件

2023-05-16

Xilinx版本：2021.2
PC系统：Windows10
前置要求：你需要有一个IP核，或者自己用vitis HLS生成IP核
1、首先解压IP核：
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然后打开你的vivado软件，点击Create Project，之后设置项目名称以及项目位置。
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选择RTL 项目
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选择你的FPGA板子的型号，最后选择finish，等待工程的创建。
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2、导入IP核，选择Create Block Design，并将名字名名为你工程的名字即可，之后点击OK
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完成之后右侧就会出现大片空白，点击加号，此意为导入硬件IP核。
首先，因为本文所涉及的IP核都是基于zynq的，所以这里需要先添加一个zynq的IP核，本文选择了其中一个
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选择完成之后如图所示，如果界面中出现Run Block Automation，点击运行即可，如果没有请忽略。
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再然后就可以导入我们设计的IP了，如图：点击setting->IP->Repository再点击“加号”，找到你刚刚解压的IP核文件夹（第一张图），选择它
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然后这里就会出现你所设计的IP核，点击OK。然后我们就将自己的IP核导入了库。
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点击加号，搜索自己刚刚添加的IP核名称，并选择它
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之后你就会发现，你的IP和已经导入了，如图：之后点击Run Connection Avtomation在这里插入图片描述
点击OK
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结果如图：我们发现线已经连好
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3、创建顶层：Create HDL wrapper
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点击OK，保持默认
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完成之后如图：
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4、生成bit流文件：点击运行Generate Bitstream，其他若无特殊要求，默认即可。这里等的时间比较长，大约十几到三十分钟。如果IP比较大、比较麻烦，可能会更长。
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直到出现该弹窗，表示bitstream已经生成
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点击OK后如图所示：
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之后在你的项目文件夹中打开add_vivado.runs->impl_1，就可以找到相应的.bit文件
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如此，该IP核的bitstream流文件就完成了，就可以拿到FPGA用了。

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vivado

bit

核并生成

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