IIC 即Inter-Integrated Circuit(集成电路总线），这种总线类型是由飞利浦半导体公司在八十年代初设计出来的，主要是用来连接整体电路(ICS) ，IIC是一种多向控制总线，也就是说多个芯片可以连接到同一总线结构下，同时每个芯片都可以作为实时数据传输的控制源。这种方式简化了信号传输总线接口。
IIC的主要构成只有两个双向的信号线，一个是数据线SDA,一个是时钟线SCL。
具有多机功能，该模块既可以做主设备也可以做为从设备
IIC主设备功能，主要产生时钟，产生起始信号和停止信号
IIC从设备功能，可编程的IIC地址检测，停止位检测
支持不同速率的通讯速度，标准速度(最高速度100kHZ),快速（最高400kHZ）
主模式时，IIC的接口启动数据传输并且产生时钟信号。串行数据传输总是以其实条件开始并以停止条件借宿。起始条件和停止条件都是在主模式下由软件产生控制的。
从模式时，IIC接口能识别它自己的地址（7位或者10位）和在数据总线广播的地址（好比每个人都有不同的身份ID，叫到哪个哪个就发生应答），同时软件能够控制开启或者禁止广播呼叫地址的识别。
数据和地址按照8位每个字节来传输，高位在前。跟在起始条件后的1或者2个字节是地址（7位模式为1个自己，10位模式为2个字节）。地址只能主模式发送。在一个字节传输的8个时钟后的第九个时钟期间，从模式接收后必须回一个ACK给发送器，这样才进行数据传输。
提醒：在IIC空闲时候，SDA ,SCL 都是保持高电平。
起始信号：在时钟SCL保持高电平，然后SDA数据线是从高电平变为低电平表示起始信号；
停止信号：在时钟SCL保持高电平，然后SDA数据线是从低电平变为高电平表示停止信号；
应答信号：主机发送完一个8为数据后，会等待从机的回答一个ACK信号就是SDA将会拉低。
每一个字节必须保证是8位长度。数据传送时，先传送最高位（MSB），每一个被传送的字节后面都必须跟随一位应答位（即一帧共有9位）。如果一段时间内没有收到从机的应答信号，则自动认为从机已正确接收到数据。
在 IIC总线进行数据传送时，时钟信号为高电平期间，数据线上的数据必须保持稳定，只有在时钟线上的信号为低电平期间，数据线上的高电平或低电平状态才允许变化，否者找成数据发送失败。
每一个IIC总线器件内部的SDA、SCL引脚电路结构都是一样的，引脚的输出驱动与输入缓冲连在一起。其中输出为漏极开路的场效应管、输入缓冲为一只高输入阻抗的同相器[1]。这种电路具有两个特点：
①由于SDA、SCL为漏极开路结构，借助于外部的上拉电阻实现了信号的“线与”逻辑；
②引脚在输出信号的同时还将引脚上的电平进行检测，检测是否与刚才输出一致。为 “时钟同步”和“总线仲裁”提供硬件基础。
IIC设备对总线的操作仅有“把线路接地”——输出逻辑0。基于IIC总线的设计，线路上不可能出现电平冲突现象。如果一设备发送逻辑0，其他发送逻辑1，那么线路看到的只有逻辑0。也就是说，如果出现电平冲突，发送逻辑0的始终是“赢家”。总线的物理接法允许主设备往总线写数据的同事读取数据。这样两主设备争总线的时候“赢家”并不知道竞争的发生，只有“输家”发现了冲突——当写一个逻辑1，却读到了0——而退出竞争。
如果被控器希望主控器降低传送速度可以通过将SCL主动拉低延长其低电平时间的方法来通知主控器，当主控器在准备下一次传送发现SCL的电平被拉低时就进行等待，直至被控器完成操作并释放SCL线的控制控制权。这样以来，主控器实际上受到被控器的时钟同步控制。可见SCL线上的低电平是由时钟低电平最长的器件决定；高电平的时间由高电平时间最短的器件决定。这就是时钟同步，它解决了I2C总线的速度同步。
假设主控器1要发送的数据DATA1为“101 ……”；主控器2要发送的数据DATA2为“1001 ……”总线被启动后两个主控器在每发送一个数据位时都要对自己的输出电平进行检测，只要检测的电平与自己发出的电平一致，他们就会继续占用总线。在这种情况下总线还是得不到仲裁。当主控器1发送第3位数据“1”时（主控器2发送“0” ），由于“线与”的结果SDA上的电平为“0”，这样当主控器1检测自己的输出电平时，就会测到一个与自身不相符的“0”电平。这时主控器1只好放弃对总线的控制权；因此主控器2就成为总线的唯一主宰者。
不难看出：
根据上面的描述，“时钟同步”与“总线仲裁”可以总结如下规律：
