具体是什么将 x86 缓存行标记为脏 - 任何写入，或者是否需要显式更改？

这个问题是具体来说针对现代 x86-64 缓存一致性架构 - 我很高兴答案在其他 CPU 上可能有所不同。

如果我写入内存，MESI协议要求首先将缓存行读入缓存，然后在缓存中修改（该值被写入缓存行，然后标记为脏）。在较旧的直写式微架构中，这将触发缓存行被刷新，在回写下，刷新缓存行可能会延迟一段时间，并且在两种机制下都可能发生一些写入组合（更有可能使用回写） 。我知道它如何与访问同一数据缓存行的其他核心交互 - 缓存监听等。

我的问题是，如果存储与缓存中已有的值精确匹配，如果没有任何一位被翻转，任何英特尔微架构是否会注意到这一点并且NOT将行标记为脏，从而可能避免将该行标记为独占，以及在某个时刻随之而来的写回内存开销？

当我对更多的循环进行矢量化时，我的矢量化操作组合原语不会显式检查值的变化，并且在 CPU/ALU 中这样做似乎很浪费，但我想知道底层缓存电路是否可以在没有显式编码的情况下做到这一点（例如存储微操作或缓存逻辑本身）。随着多个核心之间的共享内存带宽变得越来越成为资源瓶颈，这似乎是一种越来越有用的优化（例如，对同一内存缓冲区重复清零 - 如果这些值已经被读取，我们不会重新从 RAM 中读取这些值）在缓存中，但强制写回相同的值似乎很浪费）。写回缓存本身就是对此类问题的承认。

我可以礼貌地要求保留“理论上”或“这真的不重要”的答案吗 - 我知道内存模型是如何工作的，我正在寻找的是关于如何写入相同值的硬事实（而不是避免存储）将影响内存总线的争用，您可以安全地假设一台机器运行多个工作负载，这些工作负载几乎总是受到内存带宽的限制。另一方面，对芯片不这样做的确切原因的解释（我悲观地假设它们不这样做）将具有启发性......

Update: 这里有一些符合预期的答案https://softwareengineering.stackexchange.com/questions/302705/are-there-cpus-that-perform-this-possible-l1-cache-write-optimization https://softwareengineering.stackexchange.com/questions/302705/are-there-cpus-that-perform-this-possible-l1-cache-write-optimization但仍然有很多猜测“这一定很困难，因为它还没有完成”，并说如何在主 CPU 核心中执行此操作会很昂贵（但我仍然想知道为什么它不能成为实际缓存逻辑的一部分本身）。

更新（2020）：Travis Downs 已经找到了硬件商店消除的证据，但似乎仅限于零，并且仅限于数据丢失 L1 和 L2 的情况，即便如此，也并非在所有情况下都如此。 强烈推荐他的文章，因为它更详细......https://travisdowns.github.io/blog/2020/05/13/intel-zero-opt.html https://travisdowns.github.io/blog/2020/05/13/intel-zero-opt.html

更新（2021）：Travis Downs 现在发现了证据，表明这种零存储优化最近已在微代码中被禁用......更多详细信息来自来源本人https://travisdowns.github.io/blog/2021/06/17/rip-zero-opt.html https://travisdowns.github.io/blog/2021/06/17/rip-zero-opt.html

现在nox86（或任何其他 ISA，据我所知）的实现支持优化静默存储。

对此已有学术研究，甚至有一项关于“消除共享内存缓存一致性协议中静默存储失效传播”的专利。 （谷歌搜索'“静默存储”缓存' https://www.google.com/search?q=%22silent+store%22+cache如果您有兴趣了解更多。）

对于 x86，这会干扰 MONITOR/MWAIT；一些用户可能希望监视线程在静默存储上唤醒（可以避免失效并添加“触及”一致性消息）。 （目前 MONITOR/MWAIT 具有特权，但将来可能会改变。）

同样，这可能会干扰事务内存的一些巧妙使用。如果内存位置用作保护以避免显式加载其他内存位置，或者在支持此类的体系结构中（例如在 AMD 的高级同步工具中），则从读取集中删除受保护的内存位置。

（硬件锁消除是静默 ABA 存储消除的一种非常受限的实现。它的实现优点是显式请求检查值一致性。）

在性能影响/设计复杂性方面还存在实施问题。这将禁止避免读取所有权（除非静默存储消除仅在缓存行已经存在于共享状态时才处于活动状态），尽管目前还没有实现读取所有权避免。

对静默存储的特殊处理也会使内存一致性模型（可能尤其是 x86 相对强大的模型）的实现变得复杂。这也可能会增加因推测一致性失败而进行回滚的频率。如果静默存储仅支持 L1-present 线路，则时间窗口将非常小并且回滚极其稀有的;存储到 L3 或内存中的缓存行可能会将频率增加到非常罕见，这可能会使其成为一个值得注意的问题。

高速缓存行粒度上的静默也比访问级别上的静默少见，因此避免的失效数量会更少。

额外的缓存带宽也是一个问题。目前，英特尔仅在 L1 缓存上使用奇偶校验，以避免小量写入时需要读取-修改-写入。要求every写入以进行读取以检测静默存储将具有明显的性能和功耗影响。 （这样读 可以仅限于共享缓存行并机会主义地执行，利用没有完全缓存访问利用率的周期，但这仍然会产生功耗。）这也意味着如果已经存在读-修改-写支持，则此成本将会下降。 L1 ECC 支持（该功能会让某些用户满意）。

我对静默存储消除了解不多，因此可能还有其他问题（和解决方法）。

随着性能改进的许多唾手可得的成果被采取，更困难、更少益处和更不通用的优化变得更有吸引力。由于静默存储优化随着核心间通信的增加而变得更加重要，并且随着更多核心被用来处理单个任务，核心间通信也会增加，因此这种价值似乎可能会增加。