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STA(静态时序分析) 详解:如何计算最大时钟频率,以及判断电路是否出现时钟违例(timing violation)?
1 什么是STA STA 静态时序分析 是时序验证的一种方法 用于计算和分析电路是否满足时序约束的要求 2 为什么需要STA 电路能否正常工作 其本质上是受最长逻辑通路 即关键路径 的限制 以及受芯片中存储器件的物理约束或工作环境的影响 为
数字ICFPGA设计
嵌入式硬件
FPGA
1024程序员节
questsim/modelsim 中仿真VIVADO工程的方法,以及调用Xilinx的ROM IP后,导致仿真输出为0问题的解决
这几天写了个UVM的验证环境 要用questasim来运行 而待测试的DUT是之前用VIVADO做的 就得把VIVADO中的工程移植到quetasim里 其中调用了Xilinx的ROM RAM等IP核 首先是移植VIVADO的工程 参考这篇
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Systemverilog
Verilog中的变量节选(part-select):中括号[]中的加号(+:)和减号(-:)的作用?
Verilog 1995 允许在节选范围的索引为常数时从一个向量中节选连续的比特 Verilog 2001 2005 提供了两个新的节选运算符来支持固定宽度的变量节选 和 其语法分别为 lt starting bit gt lt width
数字ICFPGA设计
verilog
FPGA
乒乓操作(Ping-Pong)的理解:为什么是另一种pipeline?
1 乒乓操作的原理 乒乓操作用于数据流控制的处理技巧 在两个功能块 function block 对接时 由于瞬时数据率的差异 如block A的写数据频率为200Mhz 而block B的读数据频率为50Mhz 或数据顺序的差异 如blo
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verilog