程序员经验分享-hwhale

  • Verilog HDL——分频 计数

    分频 计数 module traffic Clk 50M Rst Clk30 Clk 1Hz input Clk 50M Rst output Clk30 Clk 1Hz 分频器 reg Clk 1Hz 分频器 50M分频 reg 31 0
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  • FPGA方案选型指引

    本文将提供一些有关如何为您的设计选择 FPGA 的指南 和其他项目选型一样 首先 您需要收集项目的所有需求 然后按重要性权衡您的需求 然后找到最适合您当前和未来产品的 FPGA 您的决定不应仅仅基于技术要求 还应基于商业需求 比如 在您的设
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  • Verilog HDL——状态机

    示例 自动售货机 设定 投币口只能投一枚五角或一枚一元硬币 投入一元五角后售货机自动给出一瓶饮料 投入两元则找零五角并给出饮料 投币只能一枚一枚投 状态确定 idel 不投币 half 投币五角 one 投币一元 输入 输出 一枚一元 一枚
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