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Verilog HDL——Modelsim仿真
常用testbench语法 finish 和 stop finish任务用于终止仿真并跳出仿真器 stop任务则用于中止仿真 timescale time unit time precision time unit指定计时和延时的测量单位
FPGACPLD
fpga开发
FPGA学习笔记_ROM核调用与调试
FPGA学习笔记 ROM核调用与调试 1 ROM存储器IP核的使用 2 创建 mif文件 3 In system memory content editor内存查看工具的使用 4 Signal tapII工具使用 5 Verilog 代码
FPGA学习笔记
FPGACPLD
ROM
verilog
Verilog HDL运算符
一 逻辑运算符 逻辑与 逻辑或 逻辑非 二 关系运算符 逻辑相等 逻辑不等 全等 不全等 和 可以比较含有x和z的操作数 在模块的功能仿真中有着广泛的应用 三 位运算符 非 与 或 异或 同或 四 拼接运算符 s1 s2 sn 五 一元约简
FPGACPLD
Verilog HDL——分频 计数
分频 计数 module traffic Clk 50M Rst Clk30 Clk 1Hz input Clk 50M Rst output Clk30 Clk 1Hz 分频器 reg Clk 1Hz 分频器 50M分频 reg 31 0
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fpga开发
CPLD
Verilog HDL
基于PLL锁相环的FPGA内核IP的使用以及配置笔记
基于PLL锁相环的FPGA内核IP的使用以及配置笔记 IP核作为FPGA快速开发的法宝 简单理解就是将常用的且比较复杂的功能模块设计成参数可修改的电路功能模块 在quartus 最新版 tool IP Catalog中有许多的IP内核可以供
FPGA
FPGACPLD
FPGA方案选型指引
本文将提供一些有关如何为您的设计选择 FPGA 的指南 和其他项目选型一样 首先 您需要收集项目的所有需求 然后按重要性权衡您的需求 然后找到最适合您当前和未来产品的 FPGA 您的决定不应仅仅基于技术要求 还应基于商业需求 比如 在您的设
CPLD
FPGA
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Lattice FPGA 开发工具Diamond使用流程总结——安装
Lattice的芯片价格便宜 功耗低 最近项目要用 先来一份开发使用流程 软件安装 加载软件包 如下 下载安装包后 点击Diamond exe 文件 进入安装对话框 逐步点击YES或NEXT 完成路径设置等步骤 如下 到达产品加载选项页面
fpga开发
嵌入式硬件
FPGACPLD
图像处理
硬件工程
FPGA面试真题解析
FPGA面试真题解析 1 1 十进制46 25对应的二进制表达式为 硬件逻辑实习岗 A 101110 11 B 101101 01 C 101110 1 D 101110 01 解析 这个问题看上去很简单 那是因为我们平时可以打开电脑上的计
面试
FPGACPLD
FPGA:三种基本门电路设计(与门、或门、非门)
FPGA的设计跟数电是紧密相连的 而我们学习数电时候 学习的第一个内容就是数字逻辑基础 这里面就包含了我们今天要讲解的三种基本的门电路 这里 我们依次讲解过来 1 与门 定义 有两个或多个输入 但只有一个输出 只有在所有输入都是高但电平时才
FPGA
FPGACPLD
VHDL
编程语言
程序人生
FPGA引脚简介
一 FPGA的硬件结构 这里说的硬件结构主要从FPGA的引脚功能方面描述 FPGA内部的电路逻辑暂不讨论 FPGA的引脚大致可以分为三类 功能引脚 IO引脚 电源和接地引脚 1 功能引脚 FPGA的功能引脚包含了FPGA配置程序加载 FPG
FPGA
FPGACPLD
Verilog HDL——状态机
示例 自动售货机 设定 投币口只能投一枚五角或一枚一元硬币 投入一元五角后售货机自动给出一瓶饮料 投入两元则找零五角并给出饮料 投币只能一枚一枚投 状态确定 idel 不投币 half 投币五角 one 投币一元 输入 输出 一枚一元 一枚
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