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Verilog 实现千兆网UDP协议 基于88E1111--板级验证--增加ARP
增加ARP后 Board通过电脑端的APR请求获取PC端MAC地址及IP 所以宏定义内不定义Destination MAC Destination IP 提取到顶层文件用以寄存器存储 define Leading code 64 h55 5
eth88E1111
udp
verilog
python
以太网PHY芯片MDIO寄存器读写-verilog
MDIO实现还是比较简单的 应用xilinx FPGA内的VIO核就可以直接读写查看 如果板子有串口 做个简单的处理就可以直接通过电脑读写 时序如下图所示 将下面时序实现就可以实现读写 在实际应用时基本不需要配置 有特殊需求可以做一些应用
eth88E1111
verilog
以太网
Verilog 实现千兆网UDP协议 基于88E1111--数据发送
Verilog 实现千兆网UDP协议 基于88E1111 数据发送 注 此版本没有添加ARP PING 等 未完待续 注 项目采用Verilog开发 基于Vivado编译器 UDP User Datagram Protocol 一种基本的
eth88E1111
Verilog 实现千兆网UDP协议 基于88E1111--数据接收
注 此版本没有添加ARP PING 等 未完待续 注 项目采用Verilog开发 基于Vivado编译器 注 本版本没有计算校验 与上一篇相同开发环境 采用三段式状态机 同样 接收后将数据写入FIFO 相比于数据发送更为简单 只需在写入数据
eth88E1111