很久没有关注DDR4和DDR5相关知识了，利用找工作在家休息间隙从网上下载了RK3568的原理图和6层板的PCB参考设计，将6层板改为4层板设计。
进行总结之前，先将设计时关于Allegro设计小技巧进行总结。
1.Dynamic unused pads supression
在设计DDR4进行控制或地址线分叉点阵设计时，众多via聚集在一起很容易参考GND或电源平面的碎片化，而造成信号返回电流从其他地方流过，如下图所示：
如上图所示，在众多via中参考地平面呈现碎片化现象，没有连接在一起。此时就要进行Dynamic unused pads supression设置，如下图进行设计：
在中间两层地平面和电源平面进行unused pin supression和unused via supression勾选，并且选择底部的Dynamic unused pads supression选型。
优化后如下图可见没有布线的焊盘或过孔外圆盘均被去掉，只显示钻孔，这就大大减小了间隙距离。
2.建立封装时关于禁止铺铜设置技巧
在BGA芯片下方大面积铺铜，可能会造成芯片某些引脚因大面积铺铜而焊接不良，所以需要将BGA芯片下方地平面挖去。以前本人做法是先铺完铜后，再将BGA芯片下方已铺好的铜挖去，总觉得这样处理效率太低。其实allegro已有设置可禁止在某区域内铺铜，但是又允许布线和加过孔。方法如下：
在建立封装时在BGA芯片，在ROUTE KEEPOUT中的top层，在芯片下方设计与芯片尺寸一样大的外形框用于禁止铺铜。选取外形框后点击右键选择property edit后如图所示：
选择Routes_Allowed和Vias_Allowed即可。如果有电源地散热引脚，则需要将pins_Allowed也选择上。这样就会在铺铜后，BGA下方不会铺铜，但是进行布线和打过孔又不会出现DRC错误。
3.在前面已经多次对DDR的布局和布线做了详细介绍，就不再次做进一步阐述。
设计约束规则如下图所示：
如上约束器中所示，所有控制、地址以及时钟分叉线长保持在±10mil以内，其中时钟分叉线更加严格保持在±5mil以内。
4个数据线域线长相对采样差分对保持在±100mil以内；
数据线差分对相对时钟线保持线长保持在±1000mil以内；
控制/地址线相对时钟线线长保持在±300mil以内。
布线和放置器件注意点：
1.地址/控制分叉点阵过孔横向和竖向间距最好和DDR4引脚间距一样，并且在中间的分叉点阵到两个DDR4的间距一样远，这样可以保证两分叉距离一样远，并且过孔保持足够大的间距便于等长线绕行；
2.DDR4器件的滤波电容以及电阻最好放置到芯片下方，由于两DDR之间的空间是及其宝贵的布线区域，器件放置位置的有效性在很大程度上可以决定布线是否成功。
TOP层
GND层
POWER层
BOTTOM层
