FPGA的设计跟数电是紧密相连的,而我们学习数电时候,学习的第一个内容就是数字逻辑基础,这里面就包含了我们今天要讲解的三种基本的门电路。
这里,我们依次讲解过来:
1.与门
定义:有两个或多个输入,但只有一个输出。只有在所有输入都是高但电平时才会输出高电平的逻辑门
表达式:Y=A*B
现在我们展示如何用VHDL硬件描述语言来写一个与门出来
library ieee;
use ieee.std_logic_1164.all;
entity myand is
port(a,b:in std_logic;
y:out std_logic);
end;
architecture rtl of myand is
begin
y<=a and b;
end;
2.或门
定义:有两个或多个输入,但只有一个输出。当任一输入为高电平,其输出便为高电平。
表达式:Y=A+B
用VHDL这样来编写一个或门
library ieee;
use ieee.std_logic_1164.all;
entity myand is
port(a,b:in std_logic;
y:out std_logic);
end;
architecture rtl of myand is
begin
y<=a or b;
end;
3.非门
定义:只有一个输入,一个输出。当输入为高电平,其输出便为低电平,反之,则为高电平。
表达式:Y= not A
用VHDL这样来编写一个非门
library ieee;
use ieee.std_logic_1164.all;
entity myand is
port(a:in std_logic;
y:out std_logic);
end;
architecture rtl of myand is
begin
y<=not a ;
end;
本人水平有限,上述信息仅供参考,如有错误和不妥之处,请多多指教。
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