模拟器和合成器之间初始化状态机的差异

我的问题是关于合成状态机中使用的第一个状态。

我正在使用莱迪思 iCE40 FPGA、用于仿真的 EDA Playground 和用于综合的莱迪思 Diamond Programmer。

在下面的示例中，我生成一系列信号（该示例仅显示引用状态机的行）。这在模拟中效果很好；即访问的第一个案例是sm_init_lattice并产生所需的信号）。然而，合成版本直接进入sm_end并留在那里。结果，输出信号保持低电平。

-- state machine
type t_SM_peaks is (sm_init_lattice,
                    sm_high_start_up, sm_low_start_up, sm_peaks, sm_end);

signal r_SM_peaks : t_SM_peaks;

p_ARRAY_INTS_STDLOG_2D : process (i_Clk) is
begin
  if rising_edge(i_Clk) then
    case r_SM_peaks is
      when sm_init_lattice =>
        ...
        r_SM_peaks <= sm_high_start_up;
      when sm_high_start_up =>
        ...
        r_SM_peaks <= sm_low_start_up;  
      when sm_low_start_up =>
        ...
        r_SM_peaks <= sm_peaks;
      when sm_peaks =>
        ...
        r_SM_peaks <= sm_end;                        -- peaks completed
      when sm_end =>
        ...
        r_SM_peaks <= sm_end;
      when others =>
        r_SM_peaks <= sm_high_start_up;
    end case;
  end if;

end process p_ARRAY_INTS_STDLOG_2D;

但是，如果我进行如下更改（用“更改”表示），那么我会得到所需的一组信号。

type t_SM_peaks is (sm_init_lattice,
                    sm_high_start_up, sm_low_start_up, sm_end, sm_peaks);

signal r_SM_peaks : t_SM_peaks;

p_ARRAY_INTS_STDLOG_2D : process (i_Clk) is
begin
  if rising_edge(i_Clk) then 
    case r_SM_peaks is
      when sm_init_lattice =>
        ...
        r_SM_peaks <= sm_high_start_up;
      when sm_high_start_up =>
        ...
        r_SM_peaks <= sm_low_start_up;
      when sm_low_start_up =>
        ...
        r_SM_peaks <= sm_peaks;
      when sm_peaks =>
        ...
        r_SM_peaks <= sm_end;                        -- peaks completed
      when sm_end =>
        ...
        -- CHANGE - swapped 'sm_end' for 'sm_init_lattice'
        --r_SM_peaks <= sm_end;
        r_SM_peaks <= sm_init_lattice;             
      when others =>
        r_SM_peaks <= sm_high_start_up;             
    end case;
  end if;

end process p_ARRAY_INTS_STDLOG_2D;

谁能解释一下发生了什么事吗？难道我做错了什么？我将不胜感激任何建议。

在仿真中，VHDL 中的所有内容都默认为其左侧值。在你的代码中，那就是sm_init_lattice，这解释了为什么你的模拟会通过。

但是，我没有看到重置信号。因此，在您的硬件中，存储 FSM 状态的触发器将被重置为某些状态，但这可能不是代表状态的组合。sm_init_lattice state.

如果没有您的硬件更改，FSM 可能会初始化到接近的某个状态sm_end当它进入那种状态时，它就会留在那里。通过进行更改，您将允许 FSM 在赛道上绕更多圈，因此无论它最初发现自己处于什么状态，它都会在所有状态中前进。

解决方案是实施适当的重置（异步或同步 - FPGA 人们似乎更喜欢同步）。

使用枚举类型对状态机进行编码很好，因为代码易于阅读和维护，您不必进行任何状态编码，并且可以在波形显示上看到您所处的状态。但是，使用枚举类型对状态机进行编码并不能让您对统一状态进行建模，这可能是导致问题的原因。 System-Verilog 在这方面优于 VHDL，因为可以声明也可以是未知的枚举类型。