上一篇博文：【入门学习二】基于 FPGA 使用 Verilog 实现蜂鸣器响动的代码及原理讲解
概述：前面的两篇文章，其中按键模块采用的是延时消抖的方式，本篇文章采用状态机实现按键功能，只需要一个按键模块，即可使用多个按键，当点击一个按键后，流水灯左移，点击另一个按键后，流水灯右移。
基本概念
本篇文章的状态机描述
顶层模块 fsm_key.v：
module fsm_key #(parameter KEY_W = 2)(
input clk ,
input rst_n ,
input [KEY_W-1:0] key_in ,
output [3:0] led
);
wire [KEY_W-1:0] press;
//模块例化
key_filter #(.KEY_W(KEY_W), .DELAY(1000_000)) u_key_filter(
.clk (clk ),
.rst_n (rst_n ),
.key (key_in ),
.press (press )
);
led_driver #(.KEY_W(KEY_W), .CNT_MAX(25_000_000)) u_led_driver(
.clk (clk ),
.rst_n (rst_n ),
.en (press ),
.led (led )
);
endmodule
按键模块 key_filter.v：
module key_filter #(parameter KEY_W = 1, DELAY = 1000_000)(
input clk ,
input rst_n ,
input [KEY_W-1:0] key ,
output reg [KEY_W-1:0] press
);
//参数定义
localparam IDLE = 4'b0001, //初始状态
FALL = 4'b0010, //下降沿状态
HOLD = 4'b0100, //保持低电平稳定状态
RISE = 4'b1000; //上升状态
//信号定义
reg [3 :0] state_c ; //现态
reg [3 :0] state_n ; //次态
reg [19:0] cnt_delay ; //延时计数器
reg [KEY_W-1:0] key_r0 ; //同步器
reg [KEY_W-1:0] key_r1 ; //打拍 检测边沿
wire [KEY_W-1:0] nedge ; //下降沿
wire [KEY_W-1:0] pedge ; //上升沿
wire idle2fall ;
wire fall2idle ;
wire fall2hold ;
wire hold2rise ;
wire rise2idle ;
//状态机
//第一段 时序逻辑 描述状态转移
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
state_c <= IDLE;
end
else begin
state_c <= state_n;
end
end
//第二段 组合逻辑 描述状态转移规律
always @(*) begin
case(state_c)
IDLE:
begin
if(idle2fall)
state_n = FALL;
else
state_n = state_c;
end
FALL:
begin
if(fall2idle)
state_n = IDLE;
else if(fall2hold)
state_n = HOLD;
else
state_n = state_c;
end
HOLD:
begin
if(hold2rise)
state_n = RISE;
else
state_n = state_c;
end
RISE:
begin
if(rise2idle)
state_n = IDLE;
else
state_n = state_c;
end
endcase
end
assign idle2fall = state_c == IDLE && nedge != 'd0;
assign fall2idle = state_c == FALL && pedge != 'd0 && cnt_delay < DELAY - 1;
assign fall2hold = state_c == FALL && cnt_delay == DELAY - 1;
assign hold2rise = state_c == HOLD && pedge != 'd0;
assign rise2idle = state_c == RISE && cnt_delay == DELAY - 1;
//第三段 描述输出或者功能信号
//cnt_delay
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
cnt_delay <= 0;
end
else if(state_c == FALL || state_c == RISE) begin
if(cnt_delay == DELAY - 1 || pedge != 0)
cnt_delay <= 0;
else
cnt_delay <= cnt_delay + 1;
end
end
//key_r0 同步器 key_r1 打拍
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
key_r0 <= 0;
key_r1 <= 0;
end
else begin
key_r0 <= key;
key_r1 <= key_r0;
end
end
//nedge = {key_r1[0] == 1'b1 && key_r0[0] == 1'b0, key_r1[1] == 1'b1 && key_r0[1] == 1'b0}
assign nedge = key_r1 & (~key_r0);//下降沿：先高后低
assign pedge = key_r0 & (~key_r1);//上升沿：先低后高
//press 输出
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
press <= 0;
end
else begin
press <= (fall2hold == 1'b1) ? ~key_r0 : 'd0;
end
end
endmodule
代码执行过程：
LED 模块 led_driver.v：
module led_driver #(parameter KEY_W = 2, CNT_MAX = 25_000_000)(
input clk ,
input rst_n ,
input [KEY_W-1:0] en , //控制led以不同的方式流水
output reg [3:0] led
);
reg flag ;
//信号定义
reg [24:0] cnt ;
//cnt
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
cnt <= 0;
end
else begin
if(cnt == CNT_MAX - 1)
cnt <= 0;
else
cnt <= cnt + 1;
end
end
//flag
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
flag <= 0;
end
else if(en[0]) begin
flag <= 0;
end
else if(en[1]) begin
flag <= 1;
end
end
//led
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
led <= 4'b0001;
end
else if(cnt == CNT_MAX - 1) begin
if(flag)
led <= {led[0], led[3:1]};//右移
else
led <= {led[2:0], led[3]};//左移
end
end
endmodule
管脚配置
结果展示
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