【VHDL】随机存储器RAM、只读存储器ROM

2023-11-18

【VHDL】随机存储器设置

RAM程序：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY RAM_8 IS
PORT(CS,RD,WR:IN STD_LOGIC;
		CLK:IN STD_LOGIC;
		ADDR:IN INTEGER RANGE 0 TO 15;
		DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);
		DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
		);
END ENTITY;

ARCHITECTURE ONE OF RAM_8 IS
	TYPE MEMORY IS ARRAY(15 DOWNTO 0) OF STD_LOGIC_VECTOR

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EDA

VHDL

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