Quartus Prime 中的“多个常量驱动程序”Verilog 错误

2023-11-30

我正在致力于用 Verilog 设计一个有限状态机来表示堆栈。该模块如下：

module state_machine (s, Enable, Clock, Resetn, c, OF_Err, UF_Err);
input [2:0] s;
input Enable, Clock, Resetn;
output reg [1:0] c;
output reg OF_Err = 0, UF_Err = 0;
reg [2:0] y, Y;
parameter [2:0] A = 3'b000, B = 3'b001, C = 3'b010, D = 3'b011, E = 3'b100;

always @(s, y, Enable)
    if (Enable)
        begin
            case (y)
                A: if (s == 3'b000) Y = B;
                    else
                        begin
                            Y = A;
                            UF_Err = 1;
                        end

                B: if (s == 3'b000) Y = C;
                    else if (s == 3'b001) Y = A;
                    else
                        begin
                            Y = B;
                            UF_Err = 1;
                        end

                C: if (s == 3'b000) Y = D;
                    else if (s == 3'b100) Y = C;
                    else Y = B;

                D: if (s == 3'b000) Y = E;
                    else if (s == 3'b100) Y = D;
                    else Y = C;

                E: if (s == 3'b000)
                        begin
                            Y = E;
                            OF_Err = 1;
                        end
                    else if (s == 3'b100) Y = E;
                    else Y = D;

                default: Y = 3'bxxx;
            endcase

            c[1] = y[1];
            c[0] = y[0];
        end

always @(negedge Resetn, posedge Clock)
    begin
        if (Resetn == 0)
            begin
                y <= A;
                OF_Err = 0; //Problem
                UF_Err = 0; //Problem
            end
        else y <= Y;
    end

OF_Err and UF_Err分别是溢出和下溢错误的指示器。

但是，我在编译项目时遇到以下错误：

Error (10028): Can't resolve multiple constant drivers for net "OF_Err" at state_machine.v(59) Error (10029): Constant driver at state_machine.v(10) Error (10028): Can't resolve multiple constant drivers for net "UF_Err" at state_machine.v(59)

这些仅在我添加注释行后才出现。我想在重置 FSM 时重置上溢和下溢指示器，但我无法按照现有方式进行操作。我该怎么做呢？

（如果它有任何值，则将在 Altera DE2-115 上执行）。

在两个always块中，您已将值分配给OF_Err 和 UF_Err。这就是它显示多个持续驱动程序错误的原因。

module state_machine (s, Enable, Clock, Resetn, c, OF_Err, UF_Err);
   input [2:0] s;
   input Enable, Clock, Resetn;
   output reg [1:0] c;
   output OF_Err, UF_Err;         //modified
   reg [2:0] y, Y;
   reg of_Err, uf_Err;              //added
   parameter [2:0] A = 3'b000, B = 3'b001, C = 3'b010, D = 3'b011, E =3'b100;

   always @*
   begin
        if (Enable)
        begin
            case (y)
                A: if (s == 3'b000)
                       Y = B;
                   else
                   begin
                       Y = A;
                       uf_Err = 1;      //modified
                   end

               B: if (s == 3'b000)
                    Y = C;
                  else if (s == 3'b001)
                    Y = A;
                  else
                  begin
                    Y = B;
                    uf_Err = 1;     //modified
                  end

            C: if (s == 3'b000)
                    Y = D;
                else if (s == 3'b100)
                    Y = C;
                else 
                    Y = B;

            D: if (s == 3'b000) 
                Y = E;
                else if (s == 3'b100) 
                    Y = D;
                else Y = C;

            E: if (s == 3'b000)
                    begin
                        Y = E;
                        of_Err = 1;         //modified
                    end
                else if (s == 3'b100) Y = E;
                else Y = D;

            default: Y = 3'bxxx;
        endcase

        c[1] = y[1];
        c[0] = y[0];
    end
       else
       begin
    //write the condition if the Enable signal is not high.I guess you're trying to synthesize
       end

   end

always @(negedge Resetn, posedge Clock)
begin
    if (Resetn == 0)
        begin
            y <= A;
        //    OF_Err = 0; //Problem
        //    UF_Err = 0; //Problem
        end
    else y <= Y;
end

assign OF_Err = !Resetn? of_Err : 1'b0;     //added
assign UF_Err = !Resetn? uf_Err : 1'b0;     //added

 endmodule

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