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Verilog HDL ？操作员

2023-12-12

什么是?用 Verilog 做什么？

例如：以下命令是什么意思？

input first_din;
input  [7:0]   din;
output [127:0] parity;
reg    [127:0] parity;
wire   [7:0]   feedback;

assign feedback = din ^ (first_din ? 8'b0 : parity[127:120]);

在这段代码中，?是“条件运算符”的一部分（?:）。请参阅免费的 IEEE Std 1800-2012，表 11-1 — 运算符和数据类型。它用于对多路复用器进行建模。就你而言，first_din是选择，并且8'b0 and parity[127:120]是数据输入。

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verilog

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