MESI协议中的L3$角色是什么

我想了解intel Broadwell中MESI的更多细节。

假设一个cpu插槽有6个核心 core 0 到 core 5 ， 他们每个人都有自己的 L1$ 和 L2$ 并共享 L3$ ， 共享内存中有一个var X，x位于cache line 称为 XCacheL ，以下是我的问题的详细信息：

T1：核心 0、核心 4 和核心 5 具有 x = 100 和 XCacheL 是S共享状态，因为 3 个核心具有 XCacheL 的副本。

T2：Core 0需要修改x，因此Core 0广播无效信号，Core 4和Core 5接收信号 ,使它们的 XCacheL 副本无效,Core 0 将 x 修改为 200 XCacheL 现在的状态是M修改的 。

T3：核心 4 需要读取 x，但其 XCacheL 副本在 T2 中无效，因此会触发读取未命中，将发生以下情况：

● Processor makes bus request to memory
● Snooping cache puts copy value on the bus
● Memory access is abandoned
● Local processor caches value
● Local copy tagged S
● Source (M) value copied back to memory
● Source value M -> S

所以在T3之后，XCacheL是核心0和核心4状态：S哈雷德 , 和I在 core 5 中已验证，并且 L3$ 和主存具有最新的有效 XCacheL 。

T4：核心5需要读取x，因为它的XCacheL副本是I在 T2 中无效，但此时 RacheL 拥有 L3$ 中的正确副本，核心 5 是否需要像核心 4 那样触发读取未命中？！

我的猜测是：不需要，因为 L3$ 具有有效的 XCacheL， 因此，核心 5 可以到达 L3$，并在核心 5 中获得从 L3$ 到 L1$ 的正确 XCacheL，因此核心 5 不会触发读取未命中。

你是对的，在 T4 步骤中，核心 #5 的负载将在 L3 中达到，因此不会发生内存访问。核心 #5 获取该行的另一个副本，处于共享状态。

您的步骤顺序对于像 Broadwell 这样的 CPU 来说毫无意义，因为所有内核都共享对片上 DRAM 控制器的访问。

环形总线连接核心（每个核心都有一片 L3 缓存）和系统代理（PCIe 链路和与其他核心的连接）和本地代理（内存控制器）。看https://en.wikichip.org/wiki/intel/microarchitectures/broadwell_(client)#Die_Stats https://en.wikichip.org/wiki/intel/microarchitectures/broadwell_(client)#Die_Stats显示环形总线的框图。

各个内核不直接驱动“内存总线”，甚至不直接驱动 2 或 4 条 DRAM 总线之一。内存控制器仲裁对 DRAM 的访问，并具有一些缓冲来重新排序/组合访问。 （一切访问内存的操作都会经过它，包括 DMA，因此它可以做任何它喜欢做的事情，只要它给出以某种合理的顺序发生的加载/存储的外观。）

加载请求在 L3 缓存中丢失之前不会发送到系统代理。看https://superuser.com/questions/1226197/x86-address-space-controller/1226198#1226198 https://superuser.com/questions/1226197/x86-address-space-controller/1226198#1226198查看四核桌面的图示（它更简单，只是将内存控制器连接到系统代理，使其与 CPU 集成内存控制器之前的北桥完全相同。）

由于 Broadwell 使用包容性 L3 缓存，L3 标签可以告诉它哪个核心（如果有）具有修改或独占副本，即使 L3 本身中的行不可共享。 （即，线路的数据在 L3 中可能无效，但标签仍在跟踪哪个核心拥有私有副本）。看intel core i7处理器使用哪种缓存映射技术？ https://stackoverflow.com/questions/49092541/which-cache-mapping-technique-is-used-in-intel-core-i7-processor

这让 L3 标签充当窥探过滤器以减少广播。