看看我在 System Verilog 中维护的一些代码，我看到一些信号的定义如下：
node [range_hi:range_lo]x;
以及其他定义如下：
node y[range_hi:range_lo];
我明白那个x被定义为打包的，而y被定义为未打包。但是，我不知道这意味着什么。
System Verilog 中打包向量和未打包向量有什么区别？
Edit:回应 @Empi 的答案，为什么用 SV 编写的硬件设计师应该关心数组的内部表示？有没有什么时候我不应该 or can't使用打包信号？
本文提供了有关此问题的更多详细信息：http://electricsofts.com/systemverilog/arrays.html http://electrosofts.com/systemverilog/arrays.html，特别是第 5.2 节。
压缩数组是一种将向量细分为子字段的机制，这些子字段可以作为数组元素方便地访问。因此，打包数组保证被表示为一组连续的位。解包数组可能会也可能不会这样表示。打包数组与未打包数组的不同之处在于，当打包数组作为主数组出现时，它被视为单个向量。
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