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系统 verilog 中没有类型的输入

2024-04-30

我在一个系统 verilog 代码的输入和输出的示例中遇到过module没有说明它们的类型，例如logic, wire...

module mat_to_stream (
  input [2:0] [2:0] [2:0] a,b,
  input newdata,
  input rst, clk,
  output [2:0] [7:0] A_out, B_out);
  ...rest of code...

陈述和陈述有什么区别logic并且没有说明任何类型？


声明之间没有区别logic并且没有说明任何类型。

input newdata,

相当于

input logic newdata,

SystemVerilog IEEE Std (1800-2009) 在“23.2.2.3 确定端口类型、数据类型和方向的规则”部分对此进行了描述。

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