Python
Java
PHP
IOS
Android
Nodejs
JavaScript
Html5
Windows
Ubuntu
Linux
存储缓冲区是否保存现代 x86 上的物理地址或虚拟地址?
现代 Intel 和 AMD 芯片大存储缓冲区 https stackoverflow com a 54880249 149138在提交到 L1 缓存之前缓冲存储 从概念上讲 这些条目保存存储数据和存储地址 对于地址部分 这些缓冲区条目是否
x86
intel
cpuarchitecture
amdprocessor
microarchitecture
写组合缓冲区位于哪里? x86
Write Combine 缓冲区在物理上是如何连接的 我见过说明许多变体的框图 L1 和内存控制器之间 CPU 的存储缓冲区和内存控制器之间 CPU 的 AGU 和 或存储单元之间 它依赖于微架构吗 写缓冲区在不同的处理器中可以有不同的目
x86
intel
cpuarchitecture
cpucache
amdprocessor
与单进程场景相比,多进程场景中的访问时间意外缩短
我正在从program1访问共享库 共享数组数据结构 并找到读取该数组的所有元素的访问时间 当只有 Program1 单独执行时 我得到了大约 17000 个时钟周期 现在 当我首先在另一个选项卡中执行program2 具有空的while循
c
performance
gcc
performancetesting
cpuarchitecture
包容还是排他? Intel Core IvyBridge 处理器中的 L1、L2 缓存
我有 Intel Core IvyBridge 处理器 Intel R Core TM i7 3770 CPU 3 40GHz L1 32KB L2 256KB L3 8MB 我知道L3是包容性的 是多核共享的 我想了解有关我的系统的以下信
c
cpuarchitecture
processor
cpucache
Linux perf 中的运行时间和报告的周期计数
我在 4 核 Intel CPU 每个核心 1 个线程 上运行了单线程矩阵乘法 但 perf 中的数字没有意义 Performance counter stats for system wide 31 728 397 287 cpu cyc
performance
x8664
cpuarchitecture
matrixmultiplication
perf
为什么 MIPS 中 bgezal 和 bltzal 是基本指令而不是伪指令?
根据这个MIPS指令参考 http www weblearn hs bremen de risse RST docs MIPS mips isa pdf 有两条指令 bgezal and bltzal 如果分支被采用 则执行相对跳转和链接
Assembly
MIPS
cpuarchitecture
文件支持的内存映射的 CPU 缓存行为/策略?
有谁知道哪种类型的CPU缓存行为或策略 例如不可缓存的写组合 被分配给内存映射文件支持现代 x86 系统上的区域 有什么方法可以检测是哪种情况 并可能覆盖默认行为吗 Windows 和 Linux 是人们感兴趣的主要操作系统 编者注 这个问
c
x86
operatingsystem
cpuarchitecture
cpucache
除了提供必要的保证之外,硬件内存屏障是否还能使原子操作的可见性更快?
TL DR 在生产者 消费者队列中 放置不必要的 从 C 内存模型的角度来看 内存栅栏或不必要的强内存顺序是否有意义 以牺牲可能更差的吞吐量为代价获得更好的延迟 C 内存模型在硬件上执行 通过为更强的内存顺序设置某种内存栅栏 而不是在较弱的
c
x86
arm
cpuarchitecture
memorybarriers
intel core i7 处理器使用哪种缓存映射技术?
我了解了不同的缓存映射技术 例如直接映射和完全关联或集关联映射 以及这些技术之间的权衡 维基百科 https en wikipedia org wiki Cache placement policies 但我很好奇现在Intel core
x86
intel
cpuarchitecture
cpucache
amdprocessor
了解微架构原因,使更长的代码执行速度提高 4 倍(AMD Zen 2 架构)
我有以下 C 17 代码 是在 x64 模式下使用 VS 2019 版本 16 8 6 编译的 struct declspec align 16 Vec2f float v 2 struct declspec align 16 Vec4f
c
Assembly
x86
cpuarchitecture
amdprocessor
了解 lfence 对具有两个长依赖链的循环的影响,以增加长度
我正在玩代码这个答案 https stackoverflow com a 50496379 5801661 稍微修改一下 BITS 64 GLOBAL start SECTION text start mov ecx 1000000 loo
performance
Assembly
x86
cpuarchitecture
perf
考虑到指令具有不同的长度,CPU 如何知道下一条指令应该读取多少字节?
所以我正在读一篇论文 其中他们说静态反汇编二进制代码是不可判定的 因为一系列字节可以用多种可能的方式表示 如图所示 其 x86 所以我的问题是 那么CPU是如何执行这个的呢 例如 在图中 当我们到达 C3 之后时 它如何知道下一条指令应该读
Assembly
x86
cpuarchitecture
disassembly
machinecode
全关联缓存是否比直接映射缓存具有更高的未命中率?
以下是一个面试问题 为什么全关联缓存的未命中率可能高于直接映射缓存 我认为这根本不可能 有人可以分享一些对此的见解吗 你应该假设它们大小相同吗 如果不是 则如果大多数未命中是 容量 未命中 而不是冲突未命中 则较小的全关联高速缓存仍然可能会
caching
cpuarchitecture
cpucache
cpu 缓存行和预取策略
我读了这篇文章http igoro com archive gallery of processor cache effects http igoro com archive gallery of processor cache effec
c
cpuarchitecture
cpucache
GPU - 系统内存映射
如何映射系统内存 RAM 以供 GPU 访问 我很清楚虚拟内存如何为 cpu 工作 但不确定当 GPU 访问 GPU 映射的系统内存 主机 时 虚拟内存如何工作 基本上与数据如何从系统内存复制到主机内存以及反之亦然有关 您能提供有参考文章支
Architecture
IO
hardware
GPU
cpuarchitecture
嵌入式领域“软复位”和“硬复位”有什么区别?
在我看来 软复位 从复位向量启动 硬重置 拉cpu的电平 硬复位当然意味着整个CPU芯片及其所有外设都被复位 造成这种情况的原因可能有很多 复位引脚被外部拉动 时钟故障 片上低电压检测 看门狗 非法指令陷阱等 软复位可能意味着返回复位向量的
Embedded
cpuarchitecture
reset
motherboard
chipset
汇编器:为什么存在BCD?
我知道如果您不了解二进制 BCD 是更直观的数据类型 但我不知道为什么要使用这种编码 它好像没有多大意义 因为它浪费 以 4 位表示 当表示大于 9 时 另外我认为 x86 只支持直接添加和替换 您可以通过 FPU 转换它们 这有可能来自旧
Assembly
x86
cpuarchitecture
dataformat
BCD
超线程/SMT 是一个有缺陷的概念吗?
HT SMT 背后的主要思想是 当一个线程停止时 同一核心上的另一个线程可以选择该核心的其余空闲时间并透明地与之一起运行 2013 年 英特尔放弃了 SMT 转而采用乱序执行 Silvermont 处理器核心 因为他们发现这可以提供更好的性
Multithreading
cpuarchitecture
hyperthreading
哪些标准 C++ 功能可用于查询机器/操作系统架构?
用于查询运行程序的硬件或操作系统功能的属性的标准 C 功能和实用程序是什么 例如 std thread hardware concurrency 给出机器支持的线程数 但是 如何检测计算机有多少 RAM 或者进程正在使用多少 RAM 或者某
c
C11
cpuarchitecture
c14
在两个逻辑 CPU 之间共享 TLB 条目 (Intel)
我想知道当属于同一程序且具有相同PCID的两个线程被安排在同一物理CPU上运行时是否可以共享TLB条目 我已经研究过SDM https www intel com content www us en developer articles t
x86
intel
cpuarchitecture
TLB
hyperthreading
«
1
2
3
4
5
6
7
...13
»