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是否有任何架构使用相同的寄存器空间来进行标量整数和浮点运算?
我见过的大多数支持本机标量硬件 FP 支持的架构将它们推入完全独立的寄存器空间 与主寄 存器集分开 我见过的大多数支持本机标量硬件 FP 支持的架构将它们推入完全独立的寄存器空间 与主寄 存器集分开 X86 的传统 x87 FPU 使用带有
floatingpoint
cpuarchitecture
cpuregisters
如何通过.NET Core查找物理CPU核心数(不是逻辑SMT超线程)?
我想检测实际物理核心的数量 而不是逻辑核心的数量 因为当更多线程竞争私有每核心缓存时 工作负载会出现负扩展 和 或具有足够高的 IPC 每个核心运行多个逻辑线程不会吞吐量的增加超过线程开销的增加 特别是对于无法完美扩展到大量内核的问题 或者
NET
NetCore
CPU
cpuarchitecture
hyperthreading
裸机 RISC-V CPU - 处理器如何知道从哪个地址开始获取指令?
我正在设计自己的 RISC V CPU 并且已经能够实现一些指令代码 我已经安装了 RV32I 版本的 GCC 编译器 所以我现在有了汇编器riscv32 unknown elf as可用的 我正在尝试仅用一条指令来汇编一个程序 simpl
Assembly
cpuarchitecture
ELF
RISCV
riscv32
当指令长度可变时的指令解码
以下是一些指令及其对应的编码 55 push ebp 89 e5 mov esp ebp 83 ec 18 sub 0x18 esp a1 0c 9f 04 08 mov 0x8049f0c eax 85 c0 test eax eax 7
Assembly
cpuarchitecture
microprocessors
Game Boy:半进位标志和 16 位指令(特别是操作码 0xE8)
像许多其他人一样 我正在编写一个 Game Boy 模拟器 并且我有几个关于指令 0xE8 的问题 ADD SP n带有 8 位立即数 据称here http www codeslinger co uk pages projects gam
Assembly
Embedded
emulation
cpuarchitecture
gameboy
汇编指令如何转化为CPU上的电压变化?
过去 3 5 年我一直从事 C 和 CPython 工作 考虑一下我的知识基础 如果我要使用汇编指令 例如MOV AL 61h对于支持它的处理器 解释该代码并将其作为电压信号调度的处理器内部到底是什么 如此简单的指令如何执行 当我尝试思考其
Assembly
Embedded
cpuarchitecture
*移动消除*插槽在 Intel CPU 中如何工作?
安德烈亚斯 阿贝尔和简 雷内克讨论移动消除 in 他们的论文描述了 uCA https dl acm org doi pdf 10 1145 3524059 3532396 4 1 4 移动消除 然而 这一招消除并不总是成功的 我们开发了微
x86
intel
cpuarchitecture
如何确定SSE预取指令大小?
我正在使用包含 SSE 预取指令的内联汇编的代码 预处理器常量确定是否使用 32 64 或 128 字节预取的指令 该应用程序在多种平台上使用 到目前为止 我必须在每种情况下调查对于给定 CPU 来说哪一个是最佳选择 据我所知 这是缓存行大
cpuarchitecture
SSE
Prefetch
第一个计算机程序是如何创建的? [复制]
这个问题在这里已经有答案了 可能的重复 第一个编译器是如何编写的 https stackoverflow com questions 1653649 how was the first compiler written 这个问题一直困扰着我
Assembly
CPU
cpuarchitecture
machinecode
MIPS 是字节可寻址的
我一直在观看以下 URL 上解释 MIPS ISA 的讲座 据我目前的理解 对于32位MIP 主存储器有一个32位地址输入总线 存储器中的每个插槽保存8位 因此每个地址可以引用8位存储器 这就是它的字节可寻址的原因 由于寄存器大小是 32
MIPS
cpuarchitecture
mips32
(持久性)将英特尔非临时存储排序到同一缓存行
由同一线程发出的对同一缓存行的非临时存储 例如 movnti 是否按程序顺序到达内存 因此 对于具有 NVRAM 的系统 例如具有 Intel 3D XPoint NVRAM 的 Intel Cascade Lake 处理器 在发生崩溃时
x86
cpuarchitecture
memorybarriers
persistentmemory
无序执行会导致推测内存访问吗?
当无序处理器遇到类似情况时 LOAD R1 0x1337 LOAD R2 R1 LOAD R3 0x42 假设所有访问都会导致缓存未命中 处理器是否可以在请求 R1 甚至 0x1337 的内容之前向内存控制器请求 0x42 的内容 如果是这
x86
arm
cpuarchitecture
powerpc
SPARC
冯·诺依曼 vs 哈佛建筑
为什么在设计个人计算机时 基于冯 诺依曼体系结构的计算机体系结构比哈佛体系结构更受青睐 而哈佛架构用于设计基于微机的计算机系统和基于DSP的计算机系统 当前 PC 的 CPU 设计同时具有哈佛和冯 诺依曼元素 更多冯 诺依曼 如果您查看 L
hardware
cpuarchitecture
vonneumann
harvardarchitecture
添加冗余赋值可以在未经优化的情况下编译时加快代码速度
我发现一个有趣的现象 include
performance
Assembly
x86
cpuarchitecture
microarchitecture
为什么IA32不允许内存到内存mov? [复制]
这个问题在这里已经有答案了 在Intel架构IA32中 movl movw等指令不允许操作数同时是内存位置 例如 不允许使用指令 movl eax edx 为什么 答案涉及对 RAM 的更全面的理解 简单来说 RAM只能处于两种状态 读模式
Assembly
x86
cpuarchitecture
instructionset
为什么循环指令很慢?英特尔就不能有效地实施它吗?
LOOP 英特尔参考手册条目 http felixcloutier com x86 LOOP LOOPcc html 减少 ecx rcx 如果非零则跳转 https stackoverflow com questions 46881279
performance
Assembly
x86
intel
cpuarchitecture
为什么大多数处理器中L1缓存的大小都小于L2缓存的大小?
为什么大多数处理器的L1高速缓存的大小都小于L2高速缓存的大小 L1 与 CPU 核心紧密耦合 并且在每次内存访问时都会被访问 非常频繁 因此 它需要非常快地返回数据 通常在一个时钟周期内 延迟和吞吐量 带宽 对于 L1 数据缓存来说都是性
caching
memory
cpuarchitecture
processor
cpucache
为什么页面错误通常由操作系统而不是硬件处理?
我发现在TLB丢失过程中 有些体系结构使用硬件来处理它 而有些体系结构则使用操作系统 但当涉及到页面错误时 大多数都使用操作系统而不是硬件 我试图找到答案 但没有找到任何文章解释原因 有人可以帮忙解决这个问题吗 谢谢 如果硬件能够自行处理它
operatingsystem
Paging
cpuarchitecture
virtualmemory
pagefault
GHz 至 MIPS?有人粗略估计一下吗?
从迄今为止我所做的研究中 我了解到 MIPS 高度依赖于正在运行的应用程序或语言 但是谁能给我对 MIPS 中 2 5 Ghz 计算机的最佳猜测 或者任何其他数量的 Ghz C 如果有帮助的话 MIPS 代表 每秒百万条指令 但对于现代计算
cpuarchitecture
用标签数据填充 x86_64 指针前十六位?
由于当前的 x86 64 实现仅能够使用 48 位 虚拟 地址空间来降低 MMU 复杂性 因此前 16 位是否可用于实现安全标签数据 当前的实现是否限制这种使用 即使知道IP和其他段寄存器是完整的六十四位 并将指针的前十六位限制为仅包含虚拟
x86
CPU
x8664
cpuarchitecture
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