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Linux
C 中对“main”的未定义引用
您好 我在使用 gcc 编译 c 代码时遇到以下错误 usr lib gcc x86 64 redhat linux 4 4 6 lib64 crt1 o In function start text 0x20 undefined refe
c
gcc
Systemverilog
FFTW
systemverilogdpi
修改后的 baugh-wooley 算法乘法 verilog 代码不能正确乘法
以下 verilog 源代码和 或测试平台可以很好地工作商业模拟器 iverilog https www edaplayground com x 3TuQ也形式化验证工具 yosys smtbmc https gist github com
Algorithm
verilog
FPGA
Systemverilog
multiplication
如何在RTL中使用时钟门控?
我正在对一些时钟进行门控latch以及我设计中的逻辑 我在综合和布局布线方面没有太多经验 在 RTL 中实现时钟门控的正确方法是什么 示例1 always comb begin gated clk clk latch update en e
verilog
Systemverilog
registertransferlevel
VLSI
在断言中使用“sequence.triggered”时重置感知
我有一些断言使用triggered序列的性质 这对于检查 当 X 发生时 Y 一定在过去的某个时间发生 形式的属性很有用 让我们举一个简单的例子 给定三个信号 a b and c c仅允许在以下情况下走高 a3 个周期前为高 并且b2 个周
Systemverilog
systemverilogassertions
System Verilog 中的覆盖点
是否可以根据参数从特定组中排除某些覆盖点 covergroup NEW string for exclusion clk option per instance 1 option comment for exclusion apples c
Systemverilog
用于 Verilog 或 SystemVerilog 的 TAP(测试任何协议)模块
是否有 TAP 测试任何协议 http testanything org Verilog 的实现 那就太好了 因为这样我就可以使用证明来自动检查我的结果 更新 10 9 09 有人问为什么不使用断言 部分 TAP 为我提供了一些很好的报告
verilog
FPGA
Tap
Systemverilog
asic
Modelsim 对 SV 的支持
我目前正在使用 modelsim SE 5 8e 它不支持SystemVerilog 我需要使用 SystemVerilog 来设计和验证我的项目 您知道哪个版本的 Modelsim 能够很好地支持 sytemverilog 的设计和验证子
Systemverilog
modelsim
System Verilog fork join - 实际上不是并行的?
我正在学习系统verilog 并认为为每个进程创建单独的线程fork join 但是 我发现如果我有一个while在我的第一个进程中循环 我的第二个进程没有启动 这让我想到fork join实际上并不平行 class A task run
Multithreading
Systemverilog
x 和 z 值在 Verilog 中到底代表什么?
Verilog 标准定义了四种类型的位值 0 1 x 和 z 其中 0 表示低 1 表示高 x 表示未知 z 表示未驱动网络 有几个问题 x 是否意味着我们不知道该值是 0 还是 1 0 或 1 或 z 或者该值是未知的并且可以是 0 1
verilog
Systemverilog
SV 或 UVM 中的正则表达式
我需要调用哪些函数才能在 Systemverilog UVM 中使用正则表达式 注意 我不是问如何使用正则表达式 只是问方法名称 首先 如果您想使用正则表达式 您需要确保您使用的是与其 DPI 代码一起编译的 UVM 库 即UVM NO D
Systemverilog
UVM
在 SystemVerilog 中 fork join_none 后仅等待一些线程完成
在 SystemVerilog 中 我需要等待在 fork join none 结构内执行的一些线程完成 但是在另一个 fork join none 结构中还有另一个永远不会结束的进程 我的代码如下所示 fork process that
Systemverilog
ForkJoin
如何使用参数化接口?
我正在努力理解界面 起初 它们看起来很简单 但是一旦我开始使用参数化接口 我就无法让各个部分就位 我有这个界面 interface my if parameter H WIDTH 64 parameter L WIDTH 8 logic H
Systemverilog
简单赋值时不输出期望值
当我将一些值分配给具有四位的变量时 当我简单地输出该值时 我会得到意想不到的结果 我以前从未见过这个 想知道我是否在语法上做错了什么 module main reg 3 0 x initial begin monitor b x x 001
verilog
Systemverilog
使用数据流模型的T触发器
我正在尝试模拟 t flipflop 的工作 timescale 1ns 1ps module t flipflop input t input clk input clear output q output qbar wire sbar
verilog
Systemverilog
flipflop
Always_comb 中的 SystemVerilog“if”语句“不是纯粹的组合逻辑”错误
我很困惑 并且有点沮丧 我花了很多时间在 Modelsim 中研究一些 SystemVerilog 我已经达到了可以在我的硬件上测试它的某个阶段 但是在 Quartus 中编译不成功 我确实知道这可能会发生 但在这种情况下我的错误似乎没有意
ifstatement
Systemverilog
如何使用 Verilog 宏模拟 $display?
我想创建一个具有多个参数的宏 就像 display 一样 我的代码看起来像这样 但它不起作用 define format macro A write s sformatf A 这就是我调用 format macro 的方式 format m
verilog
Systemverilog
如何在 Verilog 中定义带参数的模块?
我想定义一个add有一个参数的模块 但我对新实例的声明进展不顺利 我想定义这个模块的一个实例 module add parameter wd 1 input wire wd 1 0 a b output wire wd 1 0 o assi
verilog
Systemverilog
带有always_comb结构的Systemverilog问题
我对这个 SystemVerilog 代码有疑问 这是代码 module mult multiplicand multiplier Product clk clear Startm endm input 31 0 multiplicand
verilog
Systemverilog
使用 svlib 从 SystemVerilog 中的字符串中提取正则表达式匹配
我是THE的新用户svlibSystemVerilog 环境中的封装 参考Verilab svlib 我有以下示例文本 PARAMATER lollg 1 SPEC ID 1G3HSB 1 我想使用正则表达式来提取1G3HSB从这段文字 我
regex
POSIX
Systemverilog
Verilog HDL 循环语句错误:具有非常量循环条件的循环必须终止
我对 Verilog 完全陌生 对于我在大学学习的课程 我必须很快了解它的很多内容 我正在摆弄我的 Altera DE2 板和 quartis2 并了解其细节 我正在尝试制作一个通过开关打开和关闭的计数器 到目前为止 计数器根据按键进行计数
verilog
Systemverilog
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