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数字电路设计之低功耗设计方法二:memory-partition
Memory partition是在进行内存寻址进行读或者写数据的时候 我们寻找地址一般是全部比较一遍 但是我们可以就是先比较第一位 然后在比较接下来的位数 这样就减少了近一般的内存访问次数 大大降低了功耗 在这里 我定义了地址空间为十六
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lowpower
verilog
低功耗
memorypartition
数字电路设计之verilog的define和parameter
1 语法定义 parameter xx yy define xx yy 注 句尾无分号 2 作用范围 parameter 作用于声明的那个文件 define 从编译器读到这条指令开始到编译结束都有效 或者遇到 undef命令使之失效 后来我
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verilog
宏
define
Parameter
数字电路设计之同步电路的一些经验
在设计的过程中 异步复位电路对硬件要求更低 更容易实现 但是使用同步复位电路却有着诸多优点 使得在实际的工业设计中更多使用的是同步复位电路 使用同步电路一般有以下好处 第一个就是避免毛刺 使用逻辑电路就一定会有毛刺 使用同步电路就有效避免毛
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verilog
同步电路
数字电路设计
数字电路设计之仿真时碰到的小问题
第一点 初始化 XXX 10 i datain lt PUSH 9 b000001111 10 i datain lt SUB0 gr3 gr1 gr0 80 i datain lt SUB1 gr3 gr1 gr0 这一段中的80的延时居
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verilog
数字电路设计
仿真延时
数字电路设计之同步时钟采样模块
同步时钟采样模块 为的是使得外部输入的异步信号需要经过系统时钟的同步化 且将输入的异步信号整形成一个时钟长的脉冲信号 module clk syn clk rst s in s out input wire clk input wire r
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verilog
同步采用
数字电路设计之Leon系列处理器结构
LEON处理器核心是一个与SPARCV8兼容的整数处理单元IU Integer Unit LEON2 是 5 级流水线 LEON3 是 7 级流水线 LEON 包含整数硬件乘法和除法单元 双协处理器 接口 FPU 浮点处理单元和Co pro
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SPARC
架构
leon
处理器
数字电路设计之ARM m0进度(2)
2014 10 22 1 已解决问题 跳转指令B0是两条指令代价 B1是一条指令代价 2 时序同步 要做到心中有流水线 对于每个信号的状态要同时改变 终于把求最大公约数和最小公倍数的程序顺序地仿真完 接下来就要加RAM和各种调时序了
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数字电路设计之低功耗设计方法四:预计算
pre computation 这是一个预先计算 在一定条件下 可以做出判断之后 对于一些没必要的计算那就不计算 如果应用已有的计算无法得出正确的结果 那么就继续往下计算直到计算出所需的结果 这个做法相比原始的全部计算的方法大大降低了动态功
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lowpower
预计算
vwerilog
数字电路设计之Xilinx全局时钟网络的使用
为了实现同步电路设计 Xilinx使用了一种时钟分配树 其实感觉就是多个H组成的时钟网络 这样就可以使得每个时钟的延时都一样 为了使用Xilinx的全局时钟 可以使用全局时钟原语 IBUFGP U1 I clk in O clk out 全
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verilog
Xilinx
全局时钟
原语
数字电路设计之ARM m0进度(1)
这个例子是用于测试我写的ARM这个内核 测试例子是一个求最大公约数和最小公倍数的程序 2014 10 21 1 已解决问题 LDR1这条指令的 10 i datain lt LDR1 5 b0000 1 gr0 gr2 LDR0 5 b01
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数字电路设计之加法器的实现
今天在看博客的时候看到有一种新颖的加法器写法 这和之前的超前进位加法器 二进制加法器不同 这个加法器应用了循环 我觉得应该会综合出来一个很差的东西 然后我试了一下 代码 module adder x y cin sum cout param
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加法器
FPGA
数字电路
数字电路设计之verilog 原语
verilog原语 http wenku baidu co link url vDFd1mnHZTwOa74o1IhJqwsuY7WZjd4zUnw8BucYYlHNkHuBElH4Gw2Ryr6VH8r0UHiih83TqNW55aSAH
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原语
verilog
数字电路设计之verilog的门级描述
使用verilog的数字电路设计 一般会有晶体管级的描述 门级描述 RTL 行为描述 我们接触得比较多的就是后面两种 前两种更少涉及 现在就说一下门级描述吧 门级描述就是使用各种逻辑门对组合逻辑进行描述 举个栗子 与或非门 这里的and o
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晶体管
门级
原语
verilog
数字电路设计之低功耗设计方法五:门控
Clock gating 在时钟频率加快的同时 有时候会产生不必要的跳转 有的时候输入并没有改变 但是由于时钟的跳转 寄存器的值会被一遍一遍的刷新 可能输入才更改一次 结果时钟已经跳了几万次 这样的差距是可怕的 每次时钟上升沿 输出就要重新
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verilog
低功耗
clockgating
数字电路设计之D触发器的门级实现
直接使用行为级描述太简单了 没有一点挑战性 还是用门级描述还有点意思 直接附代码 如果你看代码可以在脑袋里面显示出完整的触发器及锁存器的图 那么你的锁存器和触发器学的很ok啊 1 D触发器代码 module D flip flop clk
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触发器
门级描述
锁存器
verilog
数字电路设计之OpenRISC(一)
ARM PowerPC等商用IP核授权费价格较高 所以开源处理器越来越受到大家的关注 开源处理器比如OpenRISC NIOS II LEON2等 这里我会介绍OpenRISC的优点 一 指令集可扩展 二 添加专用的硬件协处理单元 一般来说
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微处理器
开源
openRISC
可扩展指令