本文为我自己的学习笔记，属于Cadence Virtuoso系列的进阶部分，采用的软件版本是Cadence Virtuoso IC617。其他文章请点击上方，看我制作的Cadence Virtuoso专栏内容。
在前面的文章中，记录了电流镜的相关知识。虽然在运放中我们基本解决了电流源的问题，但是引入了一个新的电流源，也就是电流基准。本文记录了如何产生这个基准源。
在上一节中，我们引入了电流镜，虽然我们能产生任意电流了，但是，基准电流源Iref被引入，这就需要我们解决一个新的问题，怎么产生基准电流源Iref？
首先，我们要知道，一个好的基准源，需要有怎样的特性。
那么，我们怎样得到这个偏置呢？
拉扎维的第二版书中的P459给出了一个解决方案，可以用四只晶体管加一个电阻，产生一个与电源无关的偏置（但实际测试下来发现误差挺大的）。这是经典的标准电流源。
左边的电路中，M2会产生体效应，所以一般用右边的电路。后续都是以右边电路举例。在图中将电流镜也加入进去。
教科书中告诉了我们，以下关系式成立。从公式中看出，输出电流和电源电压VDD（VDS）无关，仅和工艺参数及温度有关。但是，公式并没有考虑沟道长度调制效应，所以，当引入沟道长度调制时，公式变得不一样，此时输出电流和电源电压有关了。
I o u t = 2 μ p C o x ( W L ) p ∗ 1 R S 2 ∗ ( 1 − 1 K ) 2 I_{out}=\sqrt{ {2 \over \mu _pC_{ox}({W\over L})_p} }* {1 \over R_S^2}* \bigg( 1-{1 \over \sqrt{K}}\bigg) ^2 Iout=μpCox(LW)p2 ∗RS21∗(1−K 1)2
以下介绍两种计算MOS尺寸的方法。以前面设计的两级运放举例，第一级运放需要314uA的电流，第二级运放需要2.356mA的电流。那么，参考电流源可以设计为157uA，这样，第一个电流镜为2倍关系，第二个电流镜为15倍关系。
也就是说，接下来设计的基准电流源，输出的电流为157uA。
首先，有以下的关系式成立。
V G S 3 = V O V 3 + V T H P , V G S 4 = V O V 4 + V T H P V_{GS3}=V_{OV3}+V_{THP} \enspace , \enspace V_{GS4}=V_{OV4}+V_{THP} VGS3=VOV3+VTHP,VGS4=VOV4+VTHP
其次，它们之间的关系如下。
V G S 4 = V G S 3 + I o u t R S , g m I d = 2 V O V V_{GS4}=V_{GS3}+I_{out}R_S \enspace , \enspace {g_m \over I_d}={2 \over V_{OV}} VGS4=VGS3+IoutRS,Idgm=VOV2
最后可以得到以下关系式。
2 [ ( g m I d ) 4 − 1 − ( g m I d ) 3 − 1 ] = I o u t R S 2\bigg[ \bigg({g_m \over I_d}\bigg)_4^{-1}- \bigg({g_m \over I_d}\bigg)_3^{-1} \bigg]=I_{out}R_S 2[(Idgm)4−1−(Idgm)3−1]=IoutRS
在这四个晶体管中，M3是最大的，我们令它们的gm/id的取值如下表。同时，为了抑制沟道长度调制效应，每一只晶体管的L取值为2um。
| 标号 | 1,2 | 3 | 4 |
|---|---|---|---|
| gm/id取值 | 6 | 12 | 6 |
同时，我们知道每一条支路的电流为157uA，只需要查idoverw-gmoverid表，得到电流密度，就能算出对应晶体管的W。最终得出的晶体管尺寸如下。
M3的尺寸约是M4的4倍，也就是K=4，这也是很多文献中得出的结论。
计算出M4的尺寸后，可以直接将W和L套用到M3上，然后将Multiplier改成四倍即可。
| 标号 | 1,2 | 3 | 4 |
|---|---|---|---|
| W | 11.07u | 28.18u | 28.11u |
| L | 2u | 2u | 2u |
| Multiplier | 2 | 16 | 4 |
最后通过计算得到Rs的取值。除了上面通过Iout计算外，实际上，Rs的取值约是M4的gm的倒数，也可以通过这个关系进行计算，下面给出了两种计算结果，它们非常相近。
I o u t ⇒ R S = 1.06 k Ω g m ⇒ R S = 1.05 k Ω I_{out} \enspace\Rarr \enspace R_S=1.06 \enspace k\Omega \\\enspace\\ g_m \enspace\Rarr \enspace R_S=1.05 \enspace k\Omega Iout⇒RS=1.06kΩgm⇒RS=1.05kΩ
上面计算的Rs结果只是给了一个大致的范围（大致为1kΩ左右），实际上经过仿真，Rs需要取值为1.112kΩ才能达到目标电流值。接下来的仿真都是以Rs=1.112kΩ举例。
直接引入法，是一个非常偷懒的方法，但是十分简单高效，其基本思想还是使用了gm/id方法，因为每一个支路的电流都是一致的，所以在保证了对应晶体管的gm/id值是一致的情况下，就能产生对应的电流。
电路原理图如下图。看着可能很复杂，但是我们从右到左，一步一步分析。其中晶体管旁边的数值分别代表W，L，Multiplier。
用这个方法，除了简单和懒人专属这个优点，还有一个强迫症患者的福音，那就是这个方法可以保证，晶体管之间的W尺寸的一致的，也就是Multiplier和L不同，在绘制版图的时候，就可以将晶体管排列得整整齐齐。
将上述两个计算方法得到的电路进行仿真，其中gm/id计算法命名为gmoverid，直接引入法命名为direct，观察它们和电源电压的关系。可以看出两者的性能基本一致，但是还是太依赖于VDD了。
拉开曲线，可以看出在一定的VDD范围内可以得到想要的电流值。
观察温度特性曲线。可以看出，使用直接引入法的温度特性稍好，但两者还是菜鸡互啄。
最后观察一下时域波形，主要是为了看启动状态和振荡状态。从图中可以看出波形很稳定，电路没有自激振荡。
从上面的测试中可以看出，这种方法还是只适合于仅用于仿真的电路，同时电源电压比较恒定，也就是说实用性并不强。所以现在很多文献中，都几乎找不到这种电路了。下面我们将研究其他电路。
前面提到的那个基准电流源太菜鸡了，我们得想办法引入一个新的电路。我们的目标是，这个基准电流源不随电源的波动而波动，同时温度系数要低。
我们引入下面的电路图，这是一种自偏置的电流源。其中I1和I2都可以输出，但是比较建议用I1，沟道长度调制效应会明显低一些。
这个电路最核心的关系式，就是VGS1等于右边的电阻R乘以电流I，当然两条支路的电路都相等，这里都叫I。有以下关系式。
I ∗ R = V G S 1 , V G S 1 = V T H + 2 I μ n C o x ( W L ) I*R=V_{GS1} \enspace , \enspace V_{GS1}=V_{TH}+ \sqrt{ 2I \over \mu _n C_{ox} ({W \over L}) } I∗R=VGS1,VGS1=VTH+μnCox(LW)2I
把式子整合之后就得到了下面的关系式。
I = 1 R ∗ [ V T H + 2 I μ n C o x ( W L ) ] I={1 \over R}*\bigg[V_{TH}+ \sqrt{ 2I \over \mu _n C_{ox} ({W \over L}) }\enspace \bigg] I=R1∗[VTH+μnCox(LW)2I ]
观察以下式子，怎么有工艺参数？前面的文章不是说了尽量不引入工艺参数吗？那我们再来变化以下式子。
2 ( g m I d ) 1 − 1 + V T H = I ∗ R 2\bigg({g_m \over I_d}\bigg)_1^{-1} + V_{TH} =I*R 2(Idgm)1−1+VTH=I∗R
引入gmoverid是不是就看起来顺眼了，但是你会发现，好像有哪里还是不对。没错，就是Vth。这东西在不同的W和L下，值都不一样。以0.18um工艺距离，不同尺寸的晶体管对应的Vth可以看下表。
| L | W | Vth | |
|---|---|---|---|
| 1 | 200n | 1u | 440mV |
| 2 | 1u | 1u | 404mV |
| 3 | 1u | 10u | 412mV |
所以，不同的晶体管尺寸下，Vth都不一样。当计算出来的结果出现误差时，我们怎样避免无谓的重复计算？
还记得前面提到的“直接引入法”吗？我们为什么不假定一个W，然后根据这个W去调整电路参数呢？这样也有利于版图的匹配。
那么，要怎么做？和前面提到的方法一样，直接将两级运放的第一级五管OTA照搬过来，然后修改L和Multiplier。原来的尺寸如下。
| P-MOS | N-MOS | |
|---|---|---|
| W | 26.14u | 9.74u |
| L | 500n | 1u |
| Multiplier | 4 | 2 |
同时，这个结构的电流源输出的电流最好在10-100uA之间，电流太小了整体尺寸不好调整，电流太大了整个电路尺寸会非常大。那么，这里以前面设计的两级运放举例，第一级运放需要314uA的电流，第二级运放需要2.356mA的电流。那么，参考电流源可以设计为78.5uA，这样，第一个电流镜为4倍关系，第二个电流镜为30倍关系。
下面给出了修改不同尺寸，对应的电路变化。其中Vmin对应最小开启电压。此电路的电压范围约是2V，当范围大于2V时由于沟道长度调制效应，电流曲线会往上翘。所以在一定的电压范围内，当Vmin变小时，意味着可用的Vmax也跟着变小。
所以，如果此电路用于3V以上的电源电压，那Vmin这个参数对电路的影响不大，毕竟可用的Vmax都超过5V了。如果用于超低压同时宽电源，比如1.8V-4.5V，那么就得降低输出电流到50uA以下。
P-MOS
N-MOS
R
那么，我这里设计电源范围是2.5V-4.5V，输出电流78.5uA，根据上述规律修改尺寸如下。尺寸的缩放全部是整数倍的，这样非常利于版图匹配，可以感受一下这个修改过程。而R取值为7.12K。
| Before P-MOS | After P-MOS | Before N-MOS | After N-MOS | |
|---|---|---|---|---|
| W | 26.14u | 13.07u | 9.74u | 9.74u |
| L | 500n | 6u | 1u | 1u |
| Multiplier | 4 | 1 | 2 | 2 |
仿真输出电流和电源电压的关系。在2.5V-4.5V的电源电压内，输出电流为78.5uA-79.94uA，最大值和最小值偏差率约1.84%，在一些对电流精度要求不高的电路中，性能还是算不错的。
例如普通运放，在满足基本参数指标的情况下，稍微增大一些的电流，带来的是稍微变大些的GBW和SR，以及稍微大一些的功耗，在大部分的场景下还是可以被接受的。
仿真输出电流和温度的关系。整个电路表现出了负温度系数，由于没有做温度补偿，所以温漂较大，为528ppm。同时，在设计时可以考虑把电流取值变大些，例如80uA，使得电路在高温下也能满足指标需求。
最后仿真时域波形，可以看出电路没有发生振荡。
上面提到的自偏置电流源，在电源抑制方面已经足够优秀，但是我们还可以继续改进。引入Cascode电流镜结构，可以更好地抑制沟道长度调制效应。
只修改了电路的顶部结构，引入了Cascode，原本是两只P-MOS，现在变成了四只，再引入了一个电阻，其他都没有什么修改。
直接引入上一节得到的晶体管尺寸即可，完全不用做改变。而R1和上一节也是一样的，取值为7.12K。套用这个尺寸和阻值，电流肯定会变化。只需要扫描R2的数值，选择78.5uA对应的阻值即可。这里得到R2的值为5K。
| P-MOS | N-MOS | |
|---|---|---|
| W | 13.07u | 9.74u |
| L | 6u | 1u |
| Multiplier | 1 | 2 |
仿真输出电流和电源电压的关系。在3V-5V的电源电压内，输出电流为78.56uA-79.22uA，最大值和最小值偏差率约0.83%，精度不错。
但是我们发现了一个问题，那就是最小电压从原来的2.5V增加到了3V。是的，因为每个支路都增加了一个P-MOS，所以引入这种结构会导致Vmin增大，降低电路的适用范围。
其它的，温度特性和时域波形相比上一节的电路几乎没有变化，这里就不放上仿真曲线了。
第一次的计算是直接照搬上一节得出结果，就是最低电压Vmin变大到了3V。在一般的应用场景中，这个不是大问题，但是如果我们需要低压的应用场景，就需要继续修改电路。
从上一节提到的修改规律，我们直接把P-MOS的W增大一倍，变成原来的两倍，同时保持R1的7.12K不变，得到以下的尺寸。
| Before P-MOS | After P-MOS | Before N-MOS | After N-MOS | |
|---|---|---|---|---|
| W | 13.07u | 26.14u | 9.74u | 9.74u |
| L | 6u | 6u | 1u | 1u |
| Multiplier | 1 | 1 | 2 | 2 |
扫描电流后，需要把R2从5K降到3K，就能得到目标电流。扫描仿真后，我们发现，最小电源Vmin被成功降低到了原来的2.5V。在2.5V-4.5V的电源电压内，输出电流为78.58uA-79.39uA，最大值和最小值偏差率约1.0%，和之前差别不大，精度也较高。
将两个结果做一个对比，首先先来看输出电流Iout和电源电压VDD的关系。可以看出，引入Cascode结构的电路，对沟道长度调制效应有一定的抑制作用。
而温度方面，几乎没有差距，因为都没有做温度补偿。
在上面的所有电路中，都存在一个雷打不动的关系式，就是I1=I2，也就是基准源的左右两个支路的电流是一样的，这是所有关系式成立的前提。那么，当电路启动时，由于存在VDD和GND之间的电容，这个电容可以是外围PCB设计引入的，也可以是电路寄生的。那么上电时，VDD是从0开始增长的，会存在一瞬间的零电流情况。
此时两条支路的电流都是0，是存在平衡状态的，电路可以稳定地在这种状态下工作。也就是说，等上电完成后，这个基准电流源可能还是输出零电流，这是我们不希望看到的。这个点就是简并点。
我们需要加入一些电路，来使得电路在启动的时候摆脱简并点，同时，启动完成后，这个引入的电路不会影响原本的电流源电路。常见的一般有两种，分别解析一下。
第一种电路
Rb和当作二极管的M2组成了分压电路，当电路启动时，VG1 - VS1 > Vth，此时M1导通，给左支路引入了电流，打破了零电流的平衡点。当电流源正常工作时，M1处于关断状态。
M1和M2的尺寸选择和电流源中的N-MOS一致即可，或者进行线性缩放，方便版图的设计。
而Rb的取值要稍大，大致范围为20K-200K。当取值太小时，启动电路消耗的电流会过大，照成功耗上升。当取值太大时，可能无法产生足够的VG1，使得M1导通。同时，这个电阻精度不需要太高，因为其主要起分压作用（当然，需要精确计算启动电路消耗的电流时，当然需要高精度电阻）。
第二种电路
当制作大电阻时，例如100K以上，需要消耗很多的芯片面积，例如在0.18um工艺下，阻值为100K的rpposab电阻，最小尺寸为420nm*58.7um。所以，将电阻Rb替换成二极管连接的P-MOS，可以达到一样的效果。
使用晶体管代替电阻之后，电路的耐压值会下降，所以在电路底部继续添加二极管连接的M3来分压。当电源电压较高时，可能需要更多的二极管连接的晶体管。由于MOS的阈值一般大于0.4V，所以一般按照每只分压晶体管分压0.6V-0.8V，来计算需要额外引入的数量。
