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你这里写了覆盖率的收集，功能覆盖率是怎么收集的，有哪些功能点？
还问了ready和valid信号的情形，但是我答不出来，想不起APB的工作原理了。
你写了很多的Verilog，都会写吗？写一个N分频来看看，三分频吧
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面的是FPGA开发工程师，面完我才看到是杭州的岗位，当时为了刷经验投的，感谢信已经准备好了。
面试过程很轻松，面试官只问我在mcdf项目做了什么，没有深入到sv和uvm的细节问题，遇到报错什么的是怎么解决的，用过哪些仿真软件，等等这些问题。
聊聊天，老哥人很好的劝退我，建议我先找实习，考虑清楚是不是真的要转行。
第一次IC的面试，是个初创公司，由于我是非科班且没有其他项目经验，面试官对着我的简历一行一行的问。简历截图如下。
然后面试开始。
没有准备，简单介绍了学校专业成果和方向后表明想进入IC行业。
MCDF是多通道数据整形器，通过APB总线接收4个通道的数据存储在fifo中，根据寄存器的指令决定整形后的数据包形式，并从相应的通道fifo提取对应的数据。
首先是激励的产生和发送发生了比较大的改动，SV中在generator中产生激励，在initiator中发送激励，激励的产生是通过动态数组用foreach挨个赋值。而UVM环境中激励单位是item，在sequence中随机化和产生，然后经过sequencer后给到driver发送出去。
第二个是组件之间通信，SV用的是mailbox传递句柄的方式通信，UVM用tlm通信端口进行通信，在组件中声明和例化后在顶层环境做连接，tlm组件比如tlm_fifo等替代了原来的mailbox，即实现存储数据，又实现通信
我的覆盖率收集主要是对apb总线的一个覆盖率收集，通过在apb接口编写覆盖组实现
第一个是对apb指令的覆盖率收集，覆盖点为write信号、sel信号、合并的cmd信号，读写都需要sel信号拉高，write信号分别为拉高和拉低，idle指令则sel拉低
第二个是对连续读写操作的收集，第一个覆盖点是sel信号连续拉高多少拍后拉低，第二个是enable信号拉低拉高交替多少个clk
第三个是对读写顺序的覆盖率收集，读写顺序根据write信号的高低分别有读读、写写、读写、写读
行，路径，翻转，状态机
int q[$]={1,2,3,4};
t=q.find(3);
模块中driver和sequencer之间的通信用seq_item_port与exp传递item
模块中的monitor声明例化analysis_port与checker中tlm_fifo的analysis_export通信
refmod用uvm_blocking_get_port与checker的reg_rlm_fifo的bg_exp通信