例如，我有一个很长的声明：
$display("input_data: %x,
output_data: %x,
result: %x",
input_data,
output_data,
result);
如何在 Verilog 中将其变成单语句和多行？
您需要分解引用的字符串。这是一种方法：
module tb;
initial begin
integer input_data = 1;
integer output_data = 0;
integer result = 55;
$display("input_data: %x " , input_data,
"output_data: %x " , output_data,
"result: %x " , result);
end
endmodule
Outputs:
input_data: 00000001 output_data: 00000000 result: 00000037
本文内容由网友自发贡献，版权归原作者所有，本站不承担相应法律责任。如您发现有涉嫌抄袭侵权的内容，请联系:hwhale#tublm.com(使用前将#替换为@)
