wait 语句必须包含带有 UNTIL 关键字的条件子句

以下VHDL将用于测试平台。在分析过程中，我在第一个等待语句上不断收到错误：“等待语句必须包含带有 UNTIL 关键字的条件子句”我有几个这样编写的工作测试台。我似乎无法找到可能是什么错误。

`library IEEE;
USE IEEE.std_logic_1164.all;
entity case_ex_TB is end;
architecture simple_test of case_ex_TB is
--- DUT Component Declaration ---
component case_ex
    port(
    clk, rstN: IN std_logic;
    color: OUT std_logic_vector(2 downto 0));
end component;
--- Signals Declaration ---
signal rst, clock: std_logic:='0';
signal color: std_logic_vector(2 downto 0);

begin
DUT: case_ex  --- DUT instantiation ---
port map (clk => clock,
         rstN => rst,
         color => color);
--- Signal's Waves Creation ---
rst <= '1','0' after 50 ns, '1' after 2 us;
clock_crtate: process
begin
    while rst = '0' loop
        clock <= '1','0' after 50 ns;
        wait for 100 ns;
    end loop;
        clock <= '1';
        wait;
end process;
end simple_test;`

出现此错误是因为您已将测试平台设置为 Quartus-II 中的顶级实体。顶级实体必须仍然是组件case_ex，并且该组件必须包含可合成的代码。

要模拟您的测试平台，您必须配置一个测试平台。只需单击“RTL 模拟”之前的加号，然后单击“编辑设置”即可。 （名称可能因 Quartus 版本而异）。