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UIO 设备上的 mmap EINVAL 错误
在尝试使用 UIO 而不是直接映射后 我在 Xilinx Zynq 上映射物理内存时遇到问题 dev mem 虽然计划是以普通用户身份运行应用程序 而不是root这仍在运行root 显然 第一个映射成功 其余映射到同一个文件描述符12 de
FPGA
Xilinx
devicetree
zynq
从零开始zynq linux AXI DMA传输
本文从0开始叙述过程 使用的工具为vivado2016 4 sdk也是2016 4 准备工作 首先下载如下的目标文件 1 下载xilinx官方的bootloader文件 git clone https github com Xilinx u
FPGA
zynq
axi dma
ZYNQ LINUX 下 PL中断PS记录
最近ZYNQ的项目需要 调试了PL中断PS的部分 下面将其中了解到信息记录下来 以防遗忘 如图一 图二所示 PL到PS的中断分为16个共享中断 SPI 和4个私有中断 PPI 本文用到了共享中断 着重介绍SPI中断 图一 图二 PL 侧16
zynq
HLS图像处理系列——在ZEDBoard搭建DDR图像处理通路
ZYNQ芯片内包含一个丰富特性的基于双核ARM Cortex A9的处理子系统 Processing System PS 和Xilinx 28nm可编程逻辑 Programmable Logic PL PS除了核心外还包括片上存储器 外部存
XILINX FPGA
fpga图像处理
VDMA
zynq
hls
ZYNQ 库函数学习之SPI
SPI是串行外设接口 Serial Peripheral Interface 的缩写 是一种高速的 全双工 同步的通信总线 并且在芯片的管脚上只占用四根线 节约了芯片的管脚 同时为PCB的布局上节省空间 提供方便 正是出于这种简单易用的特性
学习笔记
zynq
Ubuntu16.04主机安装基于ZYNQ的QT交叉编译库
Ubuntu16 04主机尝试安装基于ZYNQ的QT交叉编译库 前言 基于vivado2016 4 SDK的交叉编译环境 主机Linux上安装vivado2016 4版本 qtcreator上添加基于ZYNQ的交叉编译工具 基本环境 参考资
zynq
FPGA
ubuntu1604
ZYNQ FreeRTOS使用双网口笔记与爬坑
正点原子领航者7020的开发板上有两个网口 想着用起来 上面一个是PS网口 一个是外挂在PL网口 使用vitis版本为2019 2 PL网口通过emio挂载在网络控制器1上 PS网口挂载在网络控制器0上 配置串口0 踩坑1 在vivado里
zynq
网络
[ZYNQ随笔] uboot移植中bitstream比特流加载问题:zynq_validate_bitstream: Bitstream is not validated yet
问题介绍 由于项目设计需要 需要频繁的更换比特流文件 之前使用petalinux生成的boot bin每次都需要合并比特流 比较麻烦 遂换了一个uboot版本 米联客默认的u boot 将bitstream放到了独立于boot bin的文件
zynq
Linux
uboot
如何利用FPGA生成SPWM调制信号
如何利用FPGA生成SPWM调制信号 实验目标 稍微说一下原理 SPWM即正弦波宽度脉冲调制 冲量等效原理 双极性的的SPWM信号 具体步骤 1 用matlab生成三角波和正弦波的coe文件 2 调用ROM的ip读取coe文件 3 调用pl
zynq
vivado
SPWM
FPGA学习日记(五)ZYNQ——在线逻辑分析仪(ILA)硬件调试及simulator仿真软件的创建使用
一 在线逻辑分析仪 ILA vivado的在线逻辑分析仪 ILA 其借用了传统逻辑分析仪的理念以及大部分的功能 并利用 FPGA 中的逻辑资源 将这些功能植入到 FPGA 的设计当中 如下图所示 ILA占用一部分FPGA内部逻辑资源 可看做
zynq
FPGA
仿真器
AXI总线之DDR控制器的实现
由于FPGA的内部RAM资源实在有限 同时又不得不面临大数据量缓存的问题 因此 将DDR进行共享成了最为直接有效的解决方案 设计目标 PL端有多个需要大量数据缓存的通道 让每个通道都将DDR作为外部缓存 FIFO 注意 总的突发在1Gbps
AXI
DDR
zynq
FIFO
ZYNQ PL开发流程
2 ZYNQ PL开发 开发流程 开发使用vivado 流程如下 1 新建工程 工程项目含义 这里简单介绍下各个工程类型的含义 RTL Project 是指按照正常设计流程所选择的类型 这也是常用的一种类型 RTL Project 下的 D
zynq
自动驾驶
mvc
FPGA
Verilog入门精简教程
Verilog入门 1 关键字 1 1 module module endmodule 代表一个模块 我们的代码写在这个两个关键字中间 1 2 input output input关键词 模块的输入信号 比如input Clk Clk是外面
zynq
ZYNQ ARM核之SCU
Snoop Control Unit 窥探控制单元 详情见UG585 SCU主要是解决ARM的L1和L2的缓存协调 因为两个processor的缓存是共用的 和AXI总线的ACP存取的 也就是DMA等高速中断需求的外设 SCU 块将两个 C
ZYNQPS
SCU
zynq
VIVADO软件错误及解决办法汇总
在VIVADO软件编写程序时会遇到很多类型的错误 写个博客记录下来防止再犯 短期可能只有几个问题 会长期保持更新 遇到问题就记录 2022 4 09 问题1 The debug port u ila 0 probe4 has 1 uncon
zynq
BUG合集
verilog
fpga开发
嵌入式硬件
【IC设计】ZC706板卡点灯入门(含Verilog代码,xdc约束,实验截图)
文章目录 假定已知的前置知识 需求 注意点 代码实现 顶层模块 led闪烁模块 xdc约束 这篇博客将针对AMD Zynq 7000 SoC ZC706 Evaluation Kit板卡 对应Vivado创建工程时FPGA型号 XC7Z04
IC设计
fpga开发
zynq
Pynq
ZYNQ PL与PS交互的最大带宽
PL与PS的交互使用AXI HP接口可以达到最大的带宽 在典型的150MHz的时钟速度下 AXI HP接口的读写带宽最高均可达到1200MB s 在Zynq 7000系列的器件中包含有4个AXI HP接口 因此总的带宽最高可达到9600MB
zynq
PL
ps
DDR
带宽
ZYNQ #5 - 从vivado工程开始,从emmc启动Linux
本文从最简单的petalinux需求的vivado工程开始 建立一个能跑起来linux的vivado工程 同时将linux kernel 根文件系统部署在接到SD1接口上的emmc中 qspi flash中放置BOOT BIN uboot唤
Linux
zynq
嵌入式
AXI4-Stream协议的信号以及Xilinx提供的从AXI到AXI-Stream转换的IP核区别
AXI4 Stream协议是一种用来连接需要交换数据的两个部件的标准接口 它可以用于连接一个产生数据的主机和一个接受数据的从机 当然它也可以用于连接多个主机和从机 该协议支持多种数据流使用相同共享总线集合 允许构建类似于路由 宽窄总线 窄宽
AXI总线
zynq
AXIStream
教程:在ZYBO板卡实现PL-PS交互
目的 学会vivado PL PS协同开发流程 平台 ZYBO开发板 zynq 7010 clg400芯片 工具 Vivado 2014 4 功能 实现PL PS协同通信 PS通过AXI总线读取PL部分的GPIO状态 对应zybo的四个开关
XILINX FPGA
Xilinx
vivado
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