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Verilog开源项目——百兆以太网交换机(一)架构设计与Feature定义
Verilog开源项目 百兆以太网交换机 一 架构设计与Feature定义 声明 未经作者允许 禁止转载 博主主页 王 嘻嘻的CSDN主页 全新原创以太网交换机项目 Blog内容将聚焦整体架构 模块设计方面 更新周期可能会略慢 希望朋友们多
Verilog开源项目百兆以太网交换机
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交换机
[从零开始学习FPGA编程-37]:进阶篇 - 基本时序电路-有限状态机实现(Verilog)
作者主页 文火冰糖的硅基工坊 文火冰糖 王文兵 的博客 文火冰糖的硅基工坊 CSDN博客 本文网址 目录 第1章 状态机概述 1 1 UML描述状态机 1 2 数字电路描述状态机
从零开始学FPGA编程
fpga开发
时序逻辑
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状态机
基于Xilinx XDMA 的PCIE通信
基于Xilinx XDMA 的PCIE通信 概述 想实现基于FPGA的PCIe通信 查阅互联网各种转载 基本都是对PCIe的描述 所以想写一下基于XDMA的PCIe通信的实现 PCIe结构仅做简单的描述 笔记 了解详细结构移至互联网 实践实
基于Xilinx XDMA的PCIE通信
fpga开发
PCIe
xdma
基于FPGA的正弦波发生器设计与实现
基于FPGA的正弦波发生器设计与实现 摘要 本文介绍了一种基于FPGA的正弦波发生器的设计与实现 通过使用FPGA的数字信号处理功能 可以实现高精度 高性能的正弦波生成 文章首先介绍了DDS Direct Digital Synthesis
MATLAB
fpga开发
【FPGA项目】进阶版沙盘演练——报文收发(报文处理、CDC、CRC)
前言 书接上文 FPGA项目 沙盘演练 基础版报文收发 子墨祭的博客 CSDN博客 前面我们做了基础版的报文收发 相信对逻辑设计有了一定的认知 在此基础上 继续完善一个实际报文收发可能会遇到的一些处理 报文处理 握手与反压 跨时钟域处理CD
FPGA项目篇
fpga开发
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Xilinx-Z7&K7启动模式
Xilinx Z7 K7启动模式设置 Xilinx Z7 Xilinx K7 Xilinx Z7 UG585 P167 Xilinx K7 UG470 P21
fpga开发
北邮22级信通院数电:Verilog-FPGA(3)实验“跑通第一个例程”modelsim仿真及遇到的问题汇总(持续更新中)
北邮22信通一枚 跟随课程进度更新北邮信通院数字系统设计的笔记 代码和文章 持续关注作者 迎接数电实验学习 获取更多文章 请访问专栏 北邮22级信通院数电实验 青山如墨雨如画的博客 CSDN博客 注意 本篇文章所有绝对路径的展示都来自上一篇
北邮22级信通院数电实验
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Android PowerSupply (五)ChargeIC SGM41511 IC简介
目录 Android PowerSupply 一 总概 Android PowerSupply 二 power supply core Android PowerSupply 三 power supply sys Android Power
Android BatteryCharge
Android
单片机
fpga开发
关于keil中内存分配的问题,局部变量、全局变量,堆栈的分配
看 map文件 从 map文件中可以看出 ram中的数据是如何摆放的 1 首先从0x20000000开始 放全局变量的数据 如上图2所示 0x20000000以及0x200000004 0x20000008的地方的数据 存放的是全局变量 分
单片机
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嵌入式硬件
【电子电路】MOS选型技巧
MOSFET选型技巧 导语 MOSFET是电路中非常常见的元件 常用于信号开关 功率开关 电平转换等各种用途 由于MOSFET的型号众多 应用面广 所以MOSFET的选型需要考虑的因素也比较多 许多工程师在选型时感觉无从下手 今天小编就来分
电子电路学习
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【FPGA多周期约束】
多周期约束及语法 一 什么时候需要用到多周期约束 Vivado TimeQuest等时序引擎默认是按照单周期关系分析数据关系的 即数据在发起沿发送 在捕获被捕获 发起沿和捕获沿相差一个周期 但是很多情况是 数据路径逻辑较为复杂 导致延时较大
fpga开发
外部中断库函数
外部中断 STM32外部中断简介 GPIO 跟中断线的映射关系 主函数讲解 外部中断初始化函数 STM32外部中断简介 STM32 的每个 IO 都可以作为外部 中断的中断输入口 这点也是 STM32 的强大之处 STM32F103 的中断
fpga开发
STM32
单片机
arm
【HDLBits 刷题 8】Circuits(4)Sequential Logic---Shifts Registers & More Circuits
目录 写在前面 Shifts Registers Shift4 Rotate100 Shift18 Lfsr5 Mt2015 lfsr Lfsr32 Shift registier Shift registier2 3 input LUT
verilog
fpga开发
基于ZYNQ FPGA的8路ADC数据采集与存储实现
基于ZYNQ FPGA的8路ADC数据采集与存储实现 概述 在工程设计和科学研究中 数据采集与存储是一个重要的任务 为了满足高速 高精度和大容量的数据采集需求 本文将介绍如何基于ZYNQ FPGA平台实现8路ADC数据采集与存储 通过合理的
MATLAB
fpga开发
vivado中的常用AXI接口IP核
AXI是xilinx中常用的数据接口 种类和引脚数量极多 1 AXI GPIO AXI GPIO为AXI接口提供了一个通用的输入 输出接口 可以配置成单通道和双通道 每个通道的位宽都可以单独设置 另外 通过打开或者关闭三通道缓冲器 AXI
FPGA IP核详解
tcpip
单片机
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为什么打两拍可以消除亚稳态的影响?
为什么打两拍可以消除亚稳态的影响 首先 我们需要了解什么是亚稳态 看下图 简单来说 就是当时钟信号上升沿到来的时候正好采样的数据也在发生变化 但是对于采样的时钟信号 如果想要采样得到一个稳定值 在clk的上升沿的前一段时间有一个建立时间TS
fpga开发
verilog
深入浅出AXI协议(6)——传输属性
一 前言 在之前的文章中 我们介绍的主要内容是AXI协议的数据读写结构和读写响应结构 主要讲述了当遇到各种特殊情况时 AXI如何完成数据的读写操作 最后介绍了读写响应的4种类型 在本文中 我们将介绍AXI协议的传输属性 二 传输类型与属性
AMBA总线协议
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STM32硬件I2C与软件模拟I2C超详解
作者简介 嵌入式入坑者 与大家一起加油 希望文章能够帮助各位 个人主页 rivencode的个人主页 系列专栏 玩转STM32 保持学习 保持热爱 认真分享 一起进步 目录 一 I2C协议简介 二 I2C物理层 三 I2C协议层 I2C 基
玩转STM32
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c语言
RTL仿真验证
注意 个人学习笔记 后续会进行修改完善 目前还在初步学习阶段 参考gitee上 从零开始写RISC V处理器 在写testbench文件时 有两点需要注意的 第一点就是在testbench文件里加上读指令文件的操作 initial begi
RISCV处理器设计
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基于verilog设计一个硬件看门狗
文章目录 一 看门狗简介 二 看门狗分类 三 看门狗模块设计 3 1 看门狗模块设计框图 3 2 顶层 3 3 计数器 3 4 边沿检测器 3 5 信号延迟模块 一 看门狗简介 看门狗 也称看门狗定时器 是常见于系统的一种外设 看门狗似乎就
基于Vivado的硬件设计
fpga开发
硬件工程
硬件架构
嵌入式硬件
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