Python
Java
PHP
IOS
Android
Nodejs
JavaScript
Html5
Windows
Ubuntu
Linux
和你一起从零开始写RISC-V处理器(2)
RISC V加法指令的实现 文章目录 RISC V加法指令的实现 上期回顾 一 正片开始 编写各个模块 pc reg模块 if模块 rom模块 if id模块 id模块 regs模块 id ex模块 ex模块 二 顶层模块搭建 三 测试文件
从零开始写RISCV处理器
RISCV
fpga开发
ISE在线逻辑分析仪Chipscope的使用
前言 和 Quartus 的 SingleTapII 类似 ISE 也有自己的内置在线逻辑分析仪 Chipscope 在这里记录一下 Chipscope 的主要使用方法 以便以后回顾 本文使用 UART 串口回环模块进行验证 我们要抓取的信
学习笔记
fpga开发
【STM32标准库】【基础知识】时钟系统
文章目录 时钟 时钟的作用 时钟的产生 F4系列的时钟系统 时钟源 总线 标准库的时钟设置 内部高速时钟设置 外部高速时钟设置 AHB时钟设置 APB1 2时钟设置 默认值 文章基于适用于STM32F4系列 作者使用STM32F401CCU
STM32F4系列
STM32基础知识
STM32
单片机
fpga开发
【如何快速学会verilog开发】
什么是verilog编程 首先verilog是一门编程语言 verilog的主要应用场景是数字前端开发 也即是通常所说的RTL开发 verilog作为一种编程语言 是数字前段开发的必备工具 同时区别于面对对象语言 如C 等 函数式语言 py
VerilogSystemVerilog
fpga开发
芯片
ov5640 PLL时钟、图像大小、帧率寄存器配置
不同像素和时钟的ov5640摄像头寄存器配置方法 配置摄像头寄存器 网上没有明说的 参考正点原子的文档进行介绍 像素大小配置 0x3801 0x3807 设置ISP大小 0 0 2631 1951 0x3808 0x380B 设置输出图像大
fpga开发
c语言
QT
STM32
arm开发
Interface中input delay&output delay
最开始在学习SV的时候 碰到interface的使用并没有过多的在意 只是了解clocking block是为了解决竞争问题 然而在后续使用clocking block的过程中 总会碰到一些时序错位的问题 如下 通过简单的例子来表述下clo
Systemverilog
fpga开发
集成电路设计开源EDA软件yosys详解1:工具安装
yosys为一套开源的针对verilog的rtl综合框架 从本节开始将详细介绍工具的使用 并详细对源代码进行分析和讲解 首先介绍一下工具的安装和使用 yosys的git网址为https github com YosysHQ yosys 下面
FPGAEDA
fpga开发
EDA
xilinx mipi ip
占位
xilinx ip
Xilinx
hls
fpga开发
ip
IC学习笔记6——单比特信号的跨时钟域处理方法之“打两拍”
一 打两拍 对于单比特信号的跨时钟域处理问题 通常使用两级的寄存器来同步源寄存器的信号 这样的方法简称打两拍 1 1 电路波形图 如上图所示从源寄存器传递过来的信号adata没有满足目的寄存器的建立和保持时间 发生亚稳态 但是绝大多数的时候
IC学习
学习
fpga开发
《每日一题》NO.41:FPGA内部资源有哪些?
芯司机 每日一题 会每天更新一道IC面试笔试题 其中有些题目已经被很多企业参考采用了哦 聪明的你快来挑战一下吧 今天是第41题 FPGA设计工程师也是一个比较热门的职位 FPGA中都包括哪些资源呢 今天的题就是这样啦 开始解题吧 公布答案
fpga开发
面试
职场和发展
芯片
求职招聘
FP64、FP32、FP16、FP8简介
目录 1 单精度浮点数FP32的表示 2 半精度浮点数FP16的表示 3 双精度浮点数FP64的表示 4 FP8 5 写在最后 1 单精度浮点数FP32的表示 浮点数由三部分组成 符号位 指数部分 尾数部分 以单精度浮点数为例 如图所示 符
fpga开发
二十、待机唤醒实验
目录 一 stm32的三种低功耗模式 二 寄存器的介绍 1 电源控制寄存器 PWR CR 2 电源控制 状态寄存器 PWR CSR 三 库函数配置的具体步骤 1 使能电源时钟 2 设置 WK UP 引脚作为唤醒源 3 设置 SLEEPDEE
fpga开发
单片机
嵌入式硬件
Quartus II not support the EP2C5F256I8 device,如何解决
我自己前些天在运行项目时也发生了这个错误 事实上 我很困惑 因为我之前已经破解完成了 为什么有出现这个问题 报错提示 Error 102290 current license file does not support the EP2C5F
fpga开发
深度为1的异步FIFO设计
其实绝大多数的异步FIFO不会设计成深度为1的FIFO 但是我看很多题都是说到了这个 既然是FIFO那就是控数据流的 设计成深度为1岂不是效率很低 我寻思这就涉及到了一个最小深度的问题 就是对于写满读快或者读写频率相同但是相位不同的FIFO
IC知识
fpga开发
Zynq7000硬件开发之芯片供电电源功耗(电流)评估
案头语 单板硬件的主控芯片集成度越来越高 多核处理器越来越多 一块单板可能只需要1块芯片就能满足整体需求 一方面减少设计复杂度 另一面节省PCB面积成本 能同时掌握硬件原理设计以及PCB Layout设计逐渐成为主流 本系列文章同时包含有两
Zynq7000硬件设计
硬件工程
fpga开发
arm开发
硬件架构
lattice diamond软件使用
1 diamond软件破解 lisence坚果云下载 或者这个博主操作 环境变量设置 2 调用IP 有两种方式 依据芯片或者软件版本改变 传统的IPexpress 每个IP单独例化 新出的Clarity 多个IP在同一个顶层内调用 再将这个
fpga开发
ZC-CLS381RGB颜色识别——配置寄存器组(上)
文章目录 前言 一 ZC CLS381RGB简介 二 配置寄存器组 1 主控寄存器 2 检测速率寄存器 2 增益寄存器 2 颜色数据寄存器 三 状态转移图和信号波形图绘制 总结 前言 在现代工业生产中 颜色识别技术已经成为了一个非常重要的技
fpga开发
global clk 的 skew & jitter
ku040 的 skew 同一个 clk 下的不同寄存器 clk 到达时间可能会差 300ps 跟 clk 走线的长度相关 一般同一个 bank内 clk 在 30ps 之内 但是不同的 clk 即使从同一个 mmcm pll 的不同管脚发
fpga原理
fpga开发
基于FPGA的频率计设计
提示 文章写完后 目录可以自动生成 如何生成可参考右边的帮助文档 文章目录 前言 一 频率计是什么 二 使用步骤 1 测量方法 2 测周方法 3 系统框图 总结 前言 所谓 频率 就是周期性信号在单位时间 秒 内变化的次数 一 频率计是什么
FPGA
fpga开发
国产FPGA高云GW1NSR-4C,集成ARM Cortex-M3硬核
文章目录 toc 1 开发板硬件资源 2 开发板硬件电路 3 GW1NSR 4C芯片资源 4 关于高云半导体 5 开发工具和资料 6 总结 7 参考资料 8 声明 近两年 国外厂商的FPGA芯片价格飙升 由于价格 货期 出口管制等多方面因素
高云FPGA系列教程
fpga开发
«
1 ...
5
6
7
8
9
10
11
...36
»