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MicroBlaze系列教程(3):AXI_TIMER的使用
文章目录 toc AXI TIMER简介 常用函数 使用示例 参考资料 工程下载 本文是Xilinx MicroBlaze系列教程的第3篇文章 AXI TIMER简介 AXI TIMER支持两路可编程32位计数器 可以配置为中断 捕获 PW
ISEVivadoMicroBlaze系列教程
fpga开发
单片机
Xilinx
Microblaze
基于FPGA的一维卷积神经网络CNN的实现(五)数据量化(附代码)
数据量化 环境 Pytorch Pycham Matlab 订阅后有问题 或者需要该节的文件直接加微信 Crazzy M 说明 上一节已经通过Matlab中基础的乘加运算进行了CNN网络的前向计算过程 该节利用Matlab将导出的CNN网络
基于FPGA的卷积神经网络CNN加速
fpga开发
cnn
MATLAB
TTL反相器、OC门、TS门、推挽输出、开漏输出
TTL反相器 这是一个TTL反相器 这是经过了很多工程师多种设计最终沉淀出来的电路 这个电路是比较成熟的 我们只需要对这个电路进行解析即可 不需要再去研究当初是如何设计出来的 学过CMOS应该知道 右侧的输出级其实也是个推挽输出 因为长得像
单片机
fpga开发
嵌入式硬件
物联网
组合逻辑毛刺消除(竞争冒险)
一 毛刺产生的原因 信号在 IC FPGA 器件中通过逻辑单元连线时 是存在延时的 延时的大小不仅和连线的长短和逻辑单元的数目有关 而且也和器件的制造工艺 工作环境等有关 因此 信号在器件中传输的时候 所需要的时间是不能精确估计的 当多路信
数字IC
fpga开发
数字电路
数字ic前端设计
【Xilinx】Spartan 7上手指南(ARTY S7开发板)
Spartan 7上手指南 一 安装board文件 1 下载并解压板卡压缩文件 2 复制到Vivado安装目录 二 demo工程 1 下载demo 2 修改tcl 3 恢复工程 4 生成bit 三 调试运行 1 连接电脑 2 设置串口 3
Xilinx软件开发 Master Wang
fpga开发
Xilinx
FPGA
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【HDLBits 刷题 11】Circuits(7)Finite State Manchines 18-26
目录 写在前面 Finite State Manchines Fsm serialdata Fsm serialdp Fsm hdlc Design a Mealy FSM ece241 2014 q5a ece241 2014 q5b 2
verilog
fpga开发
HDLBits
刷题
数字IC
verilog基本语法总结
最近学习了verilog基本语法 总结如下 数值表示 Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑 0 逻辑 0 或 假 1 逻辑 1 或 真 x 或 X 未知 z 或 Z 高阻 整数数值表示方法 十进制 d 或 D
fpga开发
从零开始 verilog 以太网交换机(七)总结与展望
从零开始 verilog 以太网交换机 七 总结与展望 声明 博主主页 王 嘻嘻的CSDN主页 从零开始 verilog 以太网交换机系列专栏 点击这里 未经作者允许 禁止转载 侵权必删 关注本专题的朋友们可以收获一个经典交换机设计的全流程
从零开始ethernet switch
fpga开发
网络
学习
FPGA开发流程
流程 设计定义 设计输入 分析和综合 功能仿真 modelsim altera 布局布线 时序仿真 modelsim altera 时序约束 IO分配以及配置文件的生成 配置 烧写FPGA 在线调试 设计定义 二选一多路器 两个输入IO a
FPGA
fpga开发
嵌入式硬件
【VPR】 Command-line - vpr的命令行选项(一)
目录 一 基本用法 二 命令行详解 2 1 阶段选项 Stage Options 2 2 图形选项 Graphics Options 2 3 常规选项 General Options 2 4 文件名选项 Filename Options 2
EDA
fpga开发
复位的recovery time和removal time
recovery time指的是在有效时钟沿来临之前 异步控制信号释放后必须保持稳定的时间 类比setup时间 removal time指的是在有效时钟沿来临之后 异步控制信号必须保持稳定的时间 类比hold时间 总的来说 复位信号的解除要
数字集成电路
硬件工程
经验分享
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Xilinx ISE系列教程(8):读取FPGA芯片唯一ID号
文章目录 toc 应用场景 方法1 通过JTAG读取 方法2 调用原语读取 DNA PORT原语的使用 DNACLK频率注意 本文是Xilinx ISE系列教程的第8篇文章 用过单片机的朋友都知道 单片机芯片内部都有一串序列号 比如STM3
ISEVivadoMicroBlaze系列教程
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单片机
嵌入式硬件
Xilinx
FPGA基础知识点
FPGA知识点 Verilog基础语法 基础知识 逻辑值 逻辑0 表示低电平 也就是对应电路GND 逻辑1 表示高电平 也就是对应电路VCC 逻辑X 表示未知 有可能是高电平也有可能是低电平 逻辑Z 表示高阻态 外部没有激励信号 是一个悬空
fpga开发
从零开始设计CPU——DEILT_RISCV
目录 前言 相关资料参考 Deilt RISC Introduction 1 feature 2 Architecture 3 工程目录文件说明 4 仿真编译环境及工具 进程 2023 03 01 2023 03 08 03 13 2023
RISCV
硬件架构
嵌入式硬件
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Quartus II运行综合时警告Warning 15714
Quartus II运行综合时警告Warning 15714 一 出现问题 第一次使用Quartus II编译项目代码时 软件报告如下警告 意思就是管脚有不完整的I O分配 二 问题解决 我当时也没多想 直接百度 看到一篇回答如下 看到这里
verilog
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【Xilinx AX7103 MicroBalze学习笔记7】MicroBlaze AXI4 接口之 DDR 读写实验
目录 AXI4 协议介绍 实验任务 硬件设计 Vivado 部分 自定义 IP MicroBlaze 配置 配置 PLL IP 配置 MIG IP 添加源文件 IP 软件设计 SDK 部分 lt
MicroBlaze
DDR SDRAM
fpga开发
Microblaze
vivado
最后一次实验
拓扑图 实验要求 拓扑分析 先分ip 然后分vlan然后配ip 配路由 设备配置和配置解析 sw1 sw2 r1 r2 r3 实验结果
P2P
网络
fpga开发
双口RAM及Vivado RAM IP核的使用
目录 1 双口RAM概述 2 Vivado 双口RAM IP核 2 1 Block Memory Generator概述 2 2 真双口RAM的设置 2 2 1 Basic设置 2 2 2 Port设置 3 双口RAM例程 4 仿真 4 后
FPGA
fpga开发
电力电子转战数字IC——我的IC面试(2022.10.14更新)
目录 感谢信 HKWS10 14面试 25mins JXC10 13面试 30mins JDSK9 23面试 42mins 快速的自我介绍 介绍一下这个MCDF的项目 你这里写SV搭建的验证环境 和UVM搭建的有什么区别吗 你这里写了覆盖率
面试
经验分享
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数字IC
UVM
Vivado的一些tcl命令记录(待补充)
1 Report Clock Networks report clock networks name network 1 2 分析设计中逻辑级数的分布 report design analysis logic level distribut
FPGA
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