Python
Java
PHP
IOS
Android
Nodejs
JavaScript
Html5
Windows
Ubuntu
Linux
FPGA-VGA协议实践
前言 概述 VGA Video Graphics Array 视频图形阵列 是一种视频传输标准 具有分辨率高 显示速度快 颜色丰富等优点 不支持音频传输 硬件设备 FPGA开发板DE2 115 软件环境 软件环境 Quartus 一 VGA
fpga开发
fpga卷积神经网络加速器,FPGA卷积神经网络综述
如何使用FPGA加速机器学习算法 如何使用FPGA加速机器学习算法 当前 AI因为其CNN 卷积神经网络 算法出色的表现在图像识别领域占有举足轻重的地位 基本的CNN算法需要大量的计算和数据重用 非常适合使用FPGA来实现 上个月 Ralp
fpga开发
cnn
人工智能
神经网络
FPGA开发(4)——AXI_LITE总线协议
一 AXI总线简介 对于axi总线的学习我主要是参考了赛灵思的ug1037文档以及arm的INI0022D手册 对其中的内容做了总结 AXI是amba总线的一种 包含三种 axi full axi lite和axi stream AXI工作
fpga开发
数字IC手撕代码-有限状态机FSM-饮料机
前言 本专栏旨在记录高频笔面试手撕代码题 以备数字前端秋招 本专栏所有文章提供原理分析 代码及波形 所有代码均经过本人验证 目录如下 1 数字IC手撕代码 分频器 任意偶数分频 2 数字IC手撕代码 分频器 任意奇数分频 3 数字IC手撕代
数字IC手撕代码
嵌入式硬件
fpga开发
以太网(Ethernet)相关基础知识
最近正好在学习以太网 感觉非常有用 进行一个总结 欢迎指正 如今 以太网已在现实中大量使用 低廉的价格和较快的速度都是它从许多网络中存活下来的因素 学校 公司中大多用得都是以太网 目录 以太网电缆 Ethernet Cabling 曼彻斯特
一些知识点
fpga开发
网络
物联网
基于verilog语言的SPI协议实现
前言 关于SPI协议的基础知识这里就不在叙述了 感兴趣的小伙伴可以自行百度 本文基于verilog语言 实现SPI的四种通信模式 封装成通用模块 更新时间 2023年7月11日 更新原因 之前的版本存在bug 通用性不够 模块端口如下 sp
FPGAverilog通信协议
fpga开发
编辑器
计算机组成原理实验——五、单周期CPU设计
一 实验目的 掌握指令执行过程的5个阶段 掌握每条指令的数据通路选择 掌握译码器和控制器的功能和实现 掌握数据输入输出处理的方法 实现risc v中RV32I指令的单周期CPU 利用实现的risc v CPU实现平方数 二 实验内容 实现r
计算机组成原理实验
fpga开发
FPGA面试题【Verilog实现一个2位带进位全加器,画出门级电路】
目录 题目 核心思路 答案 FPGA全貌 题目 Verilog实现一个2位带进位全加器 画出门级电路 核心思路 思路见代码注释 答案 2位加法器顶层模块 module top s cout a b cin 输入输出端口及变量定义 outpu
FPGA面试通关宝典
fpga开发
面试
【Xilinx Vivado时序分析/约束系列8】FPGA开发时序分析/约束-FPGA数据中间采样、边缘采样PLL时序优化实操
目录 时序分析实操 分析数据手册 实验工程 输入部分 输出部分 顶层部分 设计层次 综合布线 时序约束 时钟约束 输入延时约束 分析输入延时的约束如何设计 数据中间采样 最小延时约束 最大延时约束 结果分析 数据边缘采样 添加input d
FPGA
时序分析
fpga开发
嵌入式硬件
硬件工程
【Xilinx Vivado时序分析/约束系列5】FPGA开发时序分析/约束-IO时序分析
在之前介绍的是FPGA内部的时序分析 包括以下几种情况 寄存器与寄存器之间 输入PAD 输入时钟 与寄存器之间 寄存器与输出 PAD 输出时钟 之间 输入PAD 输入时钟 与输出PAD 输出时钟 现在就开始分析FPGA与外部的其他器件的连接
时序分析
fpga开发
pcb工艺
硬件工程
硬件架构
Xilinx FIFO IP核的例化和使用(含代码实例)
使用FPGA进行数据传输处理时 数据缓存是很关键的部分 FIFO作为一种简单的缓存方案 在FPGA开发中具有广泛的应用 Xilinx为我们提供的FIFO IP核是一种先进先出 FIFO 内存队列 例化后 开发人员可自定义宽度 深度 状态标志
FPGA基础学习
fpga开发
IC验证常见问题 地图
SV SystemVerilog和Verilog中的表达式位宽 https blog csdn net m0 46345246 article details 121758747 dist 权重 https www cnblogs com
SV
fpga开发
Powered by 金山文档
【常见错误】UART接收不到数据错误
利用FPGA控制DAC产生波形的实验 在完成利用FPGA控制DAC的实验中 在对UART发送数据时 显示中断已经打开 但是把数据发送过去时 并没有显示中断 相当于数据知识发送出去 而没有被接收到 经过debug后 发现原来是在硬件中 viv
常见error
三大串行总线
fpga开发
硬件工程
嵌入式硬件
STA series --- 8.Timing Verification (PARTI)
本篇内容 基于阅读J Bhasker Rakesh Chadha著作 Static Timing Analysis for Nanometer Designs 后进行的总结以及自己的观点和感想 如有不正确的地方 还请指点 读者有微电子基础将
STA introduction
fpga开发
其他
FPGA基本IP核之FIFO(异步)
异步FIFO 创建新的异步FIFO IP核 可以看出相比于同步FIFO这里做了写和读两侧并且各自用一个时钟 一般选用二级同步 然后勾选读和写两侧需要用到的三种信号 选择添加额外的MSB 由于分成两侧时 中间不知道数据是否写满了或者写空了 添
FPGA学习
fpga开发
Powered by 金山文档
upf+vcs仿真
要做upf vcs的联合仿真的话 首先需要写好upf文件 其中有两个方面 1 需要修改makefile 1 tb文件改为 sv模式 2 在makefile中注意修改了 sv需要在加上 sverilog 3 加上 vcs upf lt 路径
IC验证
fpga开发
【硬件架构的艺术】学习笔记(1)亚稳态的世界
目录 1 亚稳态 1 1 什么是亚稳态 1 2 亚稳态窗口 1 3 避免亚稳态 1 3 1 使用多级同步器 1 3 2 使用时钟倍频电路的多级同步器 1 4 亚稳态测试电路 1 5 同步器的类型 1 6 亚稳态综合性建议 1 亚稳态 1 1
硬件架构的艺术
fpga开发
硬件架构
笔记
硬件
FPGA的虚拟时钟如何使用?
以下文章来源于傅里叶的猫 作者张大侠 但文中对虚拟时钟的应用介绍的还不够详细 因此这里我们再对虚拟时钟做一个更加细致的介绍 首先 虚拟时钟用于什么地方 虚拟时钟通常用于设定输入和输出的延时 即set input delay和set outp
vivado
fpga开发
DC综合完整脚本以及操作实例
脚本最终成品 synopsys dc setup与syn script tcl 前面的文件定义各种库以及各种搜索路径 后者定义综合的约束以及输出结果文件 启动dc dc会自动的加载第一个文件 其中定义了各种路径以及库 默认用的是TSMC90
fpga开发
FPGA学习笔记 1 -- Quartus软件的使用
软件的使用 一 FPGA开发流程 二 Quartus II 13 1软件 1 新建工程 2 添加设计文件 3 分析与综合 4 分配引脚 5 编译工程 6 下载 一 FPGA开发流程 打开软件 新建工程 设计输入 verilog代码 配置工程
fpga开发
学习
«
1 ...
6
7
8
9
10
11
12
...36
»