程序员经验分享-hwhale

  • 深入浅出《Delta-Sigma Data Converters》（可下载）

    在数字信号处理领域 数据转换器是实现模拟与数字世界之间无缝转换的关键组件 而在这个子领域中 Delta Sigma Data Converter s 一书以其全面和深入的内容 为工程师 学者甚至爱好者们提供了一个极其宝贵的资源 今天将为大家
    IC 学习 ΣΔ ADC

  • AMBA协议王者归来：揭秘AHB&APB设计奥秘

    AMBA协议已经成为业界的事实标准 因此在市场上有大量可重用的AMBA兼容IP核 IC工程师掌握这些总线 可以更容易地集成来自不同供应商的IP核 降低开发成本 缩短产品上市时间 AMBA 高级微处理器总线架构 定义了高性能嵌入式微控制器的通
    IC 学习 AMBA

  • 2022芯原芯片设计 笔试题分析和讨论

    2022芯原设计笔试题分析和讨论 以下仅为个人理解和分析 不保证正确 欢迎大家发表自己的想法 讨论出正确答案 企业知识题 1 1 D 芯原的主要经营模式为芯片设计平台即服务 Silicon Platform as a Service SiP
    IC 刷题 FPGA

  • cell基础概念

    1 spare cell 备用cell 共流片时进行function eco和metal eco使用 使用方法 add spare cells add spare cells cell name spare1 lib cell AND2 O
    后端设计 IC physical design

  • [IC卡类型]带你认识 M1、UID、CUID、FUID、UFUID

    普通IC卡 0扇区不可以修改 其他扇区可反复擦写 我们使用的电梯卡 门禁卡等智能卡发卡商所使用的都是 M1 卡 可以理解为物业发的原卡 UID 卡 普通复制卡 可以重复擦写所有扇区 主要应用在IC卡复制上 遇到带有防火墙的读卡器就会失效 C
    冷知识 IC IC卡 M1 uid

  • disable path和false path的作用与区别

    disable path和false path的作用与区别C 欢迎使用Markdown编辑器 链接 disable与false的相同与不同 false path 指定某一条path 工具计算delay 但不报时序 disable path
    数字IC IC

  • FPGA跨时钟域信号处理之亚稳态问题

    FPGA跨时钟域信号处理之亚稳态问题学习笔记 将慢速时钟域 PC 机中的波特率 系统中的 rx 信号同步到快速时钟域 FPGA 中的 sys clk 系统中 所使用的方法叫电平同 步 俗称 打两拍法 跨时钟域会导致 亚稳态 metastab
    FPGA IC fpga开发

  • IC工程师入门必学《Verilog超详细教程》（附下载）

    Verilog HDL 简称 Verilog 是一种硬件描述语言 用于数字电路的系统设计 可对算法级 门级 开关级等多种抽象设计层次进行建模 Verilog 继承了 C 语言的多种操作符和结构 与另一种硬件描述语言 VHDL 相比 语法不是
    IC fpga开发

  • 数字IC笔试面试常考问题及答案

    来源 知乎 链接 https zhuanlan zhihu com p 261298869 基础知识 原理务必理解透彻 锁存器的结构 DFF的结构 建立保持时间 亚稳态 STA CDC 亚稳态的成因 危害 解决方法 建立保持时间的计算 违例
    学习总结 数字IC IC

  • 时钟抖动（Clock Jitter）和时钟偏斜（Clock Skew）

    系统时序设计中对时钟信号的要求是非常严格的 因为我们所有的时序计算都是以恒定的时钟信号为基准 但实际中时钟信号往往不可能总是那么完美 会出现抖动 Jitter 和偏移 Skew 问题 所谓抖动 jitter 就是指两个时钟周期之间存在的差值
    IC

  • 图书馆

    看新工艺的图书馆像看天书一样 多了很多内容 老驴打算挖个坑尝试去读一下lib中各个表格所代表的意义及用途 今儿开篇 LDM LDM 线性延迟模型 最简单的单元延迟模型 计算公式 D D0 D1 S D2 C 其中 D0 D1 D2是常值 S
    IC 后端

  • 可综合的ROM芯片设计实现-verilog代码

    文章目录 1 基本单元 1 1 最基本cell 1 2 两个存储单位 1 3 八个存储单位 1 4 十六个存储单位 2 使用和测试 2 1 使用 2 2 仿真 本文实现可以综合的ROM模块 由verilog实现 该方法可以用于芯片固化程序的
    芯片设计 verilog IC 综合 综合ROM

  • clock gate cell 时钟门控单元

    1 结构图 锁存器 与门 D触发器 latch或reg 用于同步使能信号 防止出现亚稳态和毛刺 与门 使能信号无效时 关断模块输入时钟 D触发器 简化的reg 2 为什么需要clk gate 模块不工作时 clk翻转浪费功耗 模块 reg相
    验证 IC

  • 数字IC后端流程——(二)布局规划Floorplan

    参考博客原址 https blog csdn net weixin 46752319 article details 107313770 ICC布局规划 Floorplan是ICC设计流程中非常重要的一环 Floorplan的好坏直接影响到
    数字IC后端笔记 IC

  • 数字IC验证学习（一）

    一 数据类型 1 logic logic类型只能有一个驱动 使用wire和reg的地方均可使用logic 但如双向总线等有多个驱动的地方 则不可使用logic 2 二值逻辑 对于二值逻辑变量与DUT中的四值逻辑变量连接时 如果DUT中产生了
    IC验证 IC Systemverilog

  • 二进制补码运算

    二进制负数的在计算机中采用补码的方式表示 很多人很好奇为什么使用补码 直接使用原码表示多好 看上去更加直观和易于计算 然而事实告诉我们 这种直观只是我们人类的一厢情愿罢了 在计算机看来 补码才是它们最想要的 那么 为什么计算机使用补码更好
    IC

  • IC验证方法基础

    数字IC的设计流程 如下图所示 其中讲到形式验证的时候就懵了 当时老师说 其实我也记不太清了 就从网上找了一下 形式验证 Formal Verification 是一种IC设计的验证方法 它的主要思想是通过使用数学证明的方式来验证一个设计的
    SoC 验证 形式验证 IC