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clock gate cell 时钟门控单元

2023-10-30

1、结构图（锁存器，与门，D触发器）

latch或reg：用于同步使能信号，防止出现亚稳态和毛刺。

与门：使能信号无效时，关断模块输入时钟。

D触发器：简化的reg。

2、为什么需要clk gate？

模块不工作时，clk翻转浪费功耗。模块/reg相当于一个DFF，但是en为高时，模块才工作，clk才有效。不工作时，clk翻转浪费功耗。

3、如何clk gate？

将一直翻转的时钟变为en有效才翻转的时钟，即将CLK转化为CLK_G。

4、基于与门的clk gate（会有右图所示问题）

5、避免毛刺glicth的clk gate

en信号的source reg用下降沿触发，en信号从产生到与门之前有半个时钟周期，可以稳定毛刺。

 *5、ICG

作用：采用使能信号EN控制数据是否有效，使能消耗无效时保持输出。

参考文献：深入浅出ClockGating - 操作 （基于基本CELL的clock gating形式）

时序分析基本概念介绍--clockgate_简单同学-CSDN博客_clock gate

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