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21,verilog之宏define介绍
注 学习 交流就在博主的个人weixin公众号 FPGA动力联盟 留言或直接 博主weixin fpga start 私信 宏define提供用一个相对简单的文字来表示一大段真正有意义的文字作用 换句话说 就是综合软件见到定义的宏 就用这个
verilog
宏命令
define
FPGA实现VGA显示图片
利用FPGA在带有VGA接口的液晶显示器上显示图片 电路原理图 端口说明 VGA R2 VGAB0的8个端口位VGA的RGB数据位 VGA HS为行同步信号 VGA VS为场同步信号 以分辨率为640x480为例 刷新速率为60Hz 每幅图
verilog
FPGA
MCDF实验——Lab0
MCDF实验 一 MCDF功能描述 二 设计结构 三 接口描述 1 系统信号接口 2 通道从端接口 3 整形器接口 4 控制寄存器接口 四 接口时序 1 通道从端接口时序 2 整形器接口时序 3 控制寄存器接口时序 五 寄存器描述 1 地址
芯片验证
Systemverilog
verilog
芯片
Verilog中$timeformat的用法
Verilog中 timeformat的用法 更新历史 20200807 首次发布 语法 timeformat的语法如下 timeformat units number precision number suffix string mini
硬件逻辑开发
verilog
大端小端,LSB和MSB
在verilog中碰到了lsb和msb 所以做一下解释 lsb 就是最低位有效 类似于wire 0 31 这样的顺序 msb 就是最高位有效 类似于wire 31 0 这样的顺序 还有计算机中还有大端小端的概念一块解释一下 举例 0X123
BugAndFix
c
verilog
[HDLBits] Exams/ece241 2014 q7a
Design a 1 12 counter with the following inputs and outputs Reset Synchronous active high reset that forces the counter
HDLBits
fpga开发
FPGA
verilog
[从零开始学习FPGA编程-28]:进阶篇 - 基本组合电路-奇偶校验生成器(Verilog语言版本)
作者主页 文火冰糖的硅基工坊 文火冰糖 王文兵 的博客 文火冰糖的硅基工坊 CSDN博客 本文网址 目录 第1章 奇偶校验生成器 1 1 什么是奇校验 1 2 Verilog语言描述
从零开始学FPGA编程
fpga开发
组合电路
奇偶校验
verilog
Verilog中if- else if语句和case语句用法:
一 if语句 1 两种情况 if 条件语句 begin end else begin end 2 多种情况 if 条件语句 begin end else if 条件语句 begin end else if 条件语句 begin end el
verilog
VSCode
【数字IC】从零开始的Verilog SPI设计
从零开始的Verilog SPI协议设计 一 写在前面 1 1 协议标准 1 2 数字IC组件代码 1 3 设计要求 1 4 其他协议解读 1 4 1 UART协议 1 4 2 SPI协议 1 4 3 I2C协议 1 4 4 AXI协议 二
SPI协议
fpga开发
verilog
FPGA
硬件架构
systemc verilog IEEE 注册登录下载
https accellera org downloads standards systemrdl SystemRDL 2 0 SystemRDL Register Description Language 一次定义 多种HDL语言场合使用
SystemC
verilog
【DDR3 控制器设计】(3)DDR3 的写操作设计
写在前面 本系列为 DDR3 控制器设计总结 此系列包含 DDR3 控制器相关设计 认识 MIG 初始化 读写操作 FIFO 接口等 通过此系列的学习可以加深对 DDR3 读写时序的理解以及 FIFO 接口设计等 附上汇总博客直达链接 DD
DDR SDRAM
fpga开发
DDR3
MIG
verilog
Verilog学习记录4——Verilog +: / -:语法
Verilog 语法 看到这个语法的时候是在分析 IP AXI4 STREAM DATA FIFO的example时碰见的 然后查阅了资料 做出如下理解 变量的定义可以分为大端和小端 由于实际使用中变量常定义成大端 所以这里对小端不进行分析
verilog学习
verilog
《基于spyglass同步设计分析和静态验证》阅读笔记
常见的CDC问题 亚稳态 data hold数据保持的时间问题 常见的两级触发器同步 多bit信号采用简单的两级触发器同步 CDC中复杂的同步设计 亚稳态总会有概率的存在 单bit信号的CDC同步设计 慢时钟域到快时钟域的同步情况 快时钟域
verilog
spyglass
输入延时(Input Delay)与输出延时(Output Delay)
一 设置输入延时 Input Delay 1 不同的路径需要使用不同的约束 2 输入延时的定义 由下图可以看出Input Delay是以上游芯片的时钟发送沿为参考 上游的输出数据到达FPGA的外部输入端口之间的延迟 输入延迟 input d
时序分析与约束
FPGA
时序分析
数字电路
verilog
八段数码管动态显示(输入数据为BCD编码)
八段数码管动态显示 输入数据为BCD编码 一 数码管概述 图1 八段共阴数码管内部等效原理图 图2 八段共阳数码管内部等效原理图 上面两图分别是对应八段共阴 共阳的数码管内部等效图 共阴是将八个LED数码管的阴极连接在一起接低 阳极segm
FPGA
fpga开发
verilog
Verilog 实现千兆网UDP协议 基于88E1111--板级验证--增加ARP
增加ARP后 Board通过电脑端的APR请求获取PC端MAC地址及IP 所以宏定义内不定义Destination MAC Destination IP 提取到顶层文件用以寄存器存储 define Leading code 64 h55 5
eth88E1111
udp
verilog
python
FPGA——按键消抖常用模板代码
模板如下 define UD 1 module key jitter input clkin input key in output key value output 15 0 tout inner signal reg 1 0 key i
verilog
吃透Chisel语言.18.Chisel模块详解(五)——Chisel中使用Verilog模块
Chisel模块详解 五 Chisel中使用Verilog模块 上一篇文章讲述了用函数实现轻量级模块的方法 可以大幅度提升编码效率 Chisel中也提供了一些好用的函数 方便我们编写代码 也方便Chisel编译器优化生成的硬件电路 在Chi
吃透Chisel语言!!!
Chisel
RISCV
fpga开发
verilog
HDLBits刷题_Verilog Language_Procedures_Alwaysblock1
学习内容 Since digital circuits are composed of logic gates connected with wires any circuit can be expressed as some combin
HDLBits
FPGA
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