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FPGA之JESD204B接口——总体概要 实例 中

2023-05-16

1、AD9174配置
本设计采用AD9174，其是一款高性能、双通道、16位数模转换器(DAC)，支持高达12.6 GSPS的DAC采样速率。该器件具有8通道、15.4 Gbps JESD204B数据输入端口、高性能片内DAC时钟倍频器和数字信号处理功能，适合单频段和多频段直接至射频(RF)无线应用，本设计要求
（1）200M用户数据，通道内插x6，主路径内插x8，总共48倍内插，实现fs=9.6GHz；
（2）输入设备时钟频率为device clk=9600/16=600MHz，同时设备参考时钟=9600/4/348=6.25M；
（3）JESD204B参数配置为：L=1、M=2、F=4、S=1、N=16、N’=16、K=32；
（4）根据MFSL计算lane rate = (MSNFc10/8)/L=8Gbps，jesd coreclk=lane rate/40=200MHz；
（5）配置NCO = 3.8GHz；

在这里插入图片描述
2、HMC7044时钟配置
本设计采用的HMC7044是一款高性能双环路整数N分频抖动衰减器，能够选择参考并生成超低相位噪声的频率，支持配有并行或串行（JESD204B型）接口的高速数据转换器。其VCO范围为2150MHz ~ 2880MHz、2650MHz ~ 3550MHz。本设计采用外供时钟+PLL2的模式，本方案中的DAC采样率为9.6G，设计让DAC外部提供600M时钟，考虑到一般锁相环鉴相频率越高输出时钟相位噪声会好一些，因此hmc7044和DAC内部锁相环R分频都设置为1，7044输出600M送到DAC，再通过DAC内部锁相环倍频16倍实现9.6G采样。
内部配置如下图所示，总共实现四路时钟输出，分别为DAC device clk =3000M(VCO)/5= 600MHz、两路JESD sysref clk=3000M(VCO)/480 = 6.25M（供给DAC和FPGA）、jesd coreclk = lane rate/40=200M；

在这里插入图片描述 时钟分配如图所示：
（1）参考时钟为外供100MHz时钟。
（2）需输出1路DAC所需600MHz时钟至DAC内部PLL进行倍频。
（3）需输出1路FPGA GTH工作所需的参考时钟200MHz，同时也可以作为jesd coreclk。
（4）需输出2路JESD204B接口工作所需的SYSREF，时钟频率为6.25MHz。

在这里插入图片描述

 

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